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    Apparatus and related method for generating output clock
    1.
    发明授权
    Apparatus and related method for generating output clock 有权
    用于产生输出时钟的装置和相关方法

    公开(公告)号：US07663416B2

    公开(公告)日：2010-02-16

    申请号：US11847343

    申请日：2007-08-30

    申请人： Hsu-Jung Tung ,  Chi-Kung Kuan ,  Yu-Pin Chou

    发明人： Hsu-Jung Tung ,  Chi-Kung Kuan ,  Yu-Pin Chou

    IPC分类号： H03L7/06

    CPC分类号： H04N7/56 ,  H04N5/04 ,  H04N5/126 ,  H04N5/602 ,  H04N21/2368 ,  H04N21/4305 ,  H04N21/4341 ,  H04N21/439

    摘要： An apparatus for generating an audio output clock is disclosed. The apparatus at least includes a plurality of dividers and a frequency synthesizer. The apparatus utilizes the dividers to achieve dispersive frequency-division operations such that the anti-noise ability of the apparatus can be improved. In addition, the apparatus also utilizes dynamic phase adjustment to increase accuracy of the frequency of the audio output clock.

    摘要翻译： 公开了一种用于产生音频输出时钟的装置。 该装置至少包括多个分频器和频率合成器。 该装置利用分频器实现色散分频操作，从而可以提高装置的抗噪声能力。 此外，该装置还利用动态相位调整来提高音频输出时钟频率的精度。

    APPARATUS AND RELATED METHOD FOR GENERATING OUTPUT CLOCK
    2.
    发明申请
    APPARATUS AND RELATED METHOD FOR GENERATING OUTPUT CLOCK 有权
    用于产生输出时钟的装置和相关方法

    公开(公告)号：US20080061854A1

    公开(公告)日：2008-03-13

    申请号：US11847343

    申请日：2007-08-30

    申请人： Hsu-Jung Tung ,  Chi-Kung Kuan ,  Yu-Pin Chou

    发明人： Hsu-Jung Tung ,  Chi-Kung Kuan ,  Yu-Pin Chou

    IPC分类号： G06F1/04

    CPC分类号： H04N7/56 ,  H04N5/04 ,  H04N5/126 ,  H04N5/602 ,  H04N21/2368 ,  H04N21/4305 ,  H04N21/4341 ,  H04N21/439

    摘要： An apparatus for generating an audio output clock is disclosed. The apparatus at least includes a plurality of dividers and a frequency synthesizer. The apparatus utilizes the dividers to achieve dispersive frequency-division operations such that the anti-noise ability of the apparatus can be improved. In addition, the apparatus also utilizes dynamic phase adjustment to increase accuracy of the frequency of the audio output clock.

    摘要翻译： 公开了一种用于产生音频输出时钟的装置。 该装置至少包括多个分频器和频率合成器。 该装置利用分频器实现色散分频操作，从而可以提高装置的抗噪声能力。 此外，该装置还利用动态相位调整来提高音频输出时钟频率的精度。

    HYBRID PHASE-LOCKED LOOP
    3.
    发明申请
    HYBRID PHASE-LOCKED LOOP 有权
    混合锁相环

    公开(公告)号：US20080094145A1

    公开(公告)日：2008-04-24

    申请号：US11874209

    申请日：2007-10-18

    申请人： Chi-Kung Kuan ,  Yu-Pin Chou ,  Yi-Teng Chen

    发明人： Chi-Kung Kuan ,  Yu-Pin Chou ,  Yi-Teng Chen

    IPC分类号： H03L7/087 ,  H03L7/00

    CPC分类号： H03L7/087 ,  H03L7/081 ,  H03L7/1976 ,  H03L7/23

    摘要： A phase-locked loop (PLL) including a digital PFD, a digital loop filter, a decision circuit, a fractional-N PLL, and a frequency divider is provided. The digital PFD generates a first detection signal according to the phase error or frequency difference between an input signal and a feedback signal. The digital loop filter generates a first control signal according to the first detection signal. The decision circuit generates a divisor value according to the first control signal. The fractional-N PLL generates an oscillation signal according to the divisor value and a reference signal. The frequency divider divides the oscillation signal to produce the feedback signal. The fractional-N PLL includes a fractional-N frequency divider for generating a frequency-divided signal for use in tracking the reference signal according to the divisor value by employing phase swallow means.

    摘要翻译： 提供了包括数字PFD，数字环路滤波器，判决电路，分数N PLL和分频器的锁相环（PLL）。 数字PFD根据输入信号和反馈信号之间的相位误差或频率差产生第一检测信号。 数字环路滤波器根据第一检测信号产生第一控制信号。 决定电路根据第一控制信号产生除数值。 分数N PLL根据除数值和参考信号产生振荡信号。 分频器分频振荡信号产生反馈信号。 分数N PLL包括分数N分频器，用于通过采用相位吞吐装置，根据除数值产生用于跟踪参考信号的分频信号。

    Hybrid phase-locked loop
    4.
    发明授权
    Hybrid phase-locked loop 有权
    混合锁相环

    公开(公告)号：US07679454B2

    公开(公告)日：2010-03-16

    申请号：US11874209

    申请日：2007-10-18

    申请人： Chi-Kung Kuan ,  Yu-Pin Chou ,  Yi-Teng Chen

    发明人： Chi-Kung Kuan ,  Yu-Pin Chou ,  Yi-Teng Chen

    IPC分类号： H03L7/00

    CPC分类号： H03L7/087 ,  H03L7/081 ,  H03L7/1976 ,  H03L7/23

    摘要： A phase-locked loop (PLL) including a digital PFD, a digital loop filter, a decision circuit, a fractional-N PLL, and a frequency divider is provided. The digital PFD generates a first detection signal according to the phase error or frequency difference between an input signal and a feedback signal. The digital loop filter generates a first control signal according to the first detection signal. The decision circuit generates a divisor value according to the first control signal. The fractional-N PLL generates an oscillation signal according to the divisor value and a reference signal. The frequency divider divides the oscillation signal to produce the feedback signal. The fractional-N PLL includes a fractional-N frequency divider for generating a frequency-divided signal for use in tracking the reference signal according to the divisor value by employing phase swallow means.

    摘要翻译： 提供了包括数字PFD，数字环路滤波器，判决电路，分数N PLL和分频器的锁相环（PLL）。 数字PFD根据输入信号和反馈信号之间的相位误差或频率差产生第一检测信号。 数字环路滤波器根据第一检测信号产生第一控制信号。 决定电路根据第一控制信号产生除数值。 分数N PLL根据除数值和参考信号产生振荡信号。 分频器分频振荡信号产生反馈信号。 分数N PLL包括分数N分频器，用于通过采用相位吞吐装置，根据除数值产生用于跟踪参考信号的分频信号。

    PHASE LOCK LOOP FOR RAPID LOCK-IN AND METHOD THEREFOR
    5.
    发明申请
    PHASE LOCK LOOP FOR RAPID LOCK-IN AND METHOD THEREFOR 有权
    相位锁定用于快速锁定及其方法

    公开(公告)号：US20070159263A1

    公开(公告)日：2007-07-12

    申请号：US11620053

    申请日：2007-01-05

    申请人： Yu-Pin Chou ,  Chi-Kung Kuan

    发明人： Yu-Pin Chou ,  Chi-Kung Kuan

    IPC分类号： H03L7/00

    CPC分类号： H03L7/10 ,  H03L7/0814 ,  H03L7/0891 ,  H03L7/0991 ,  H03L7/0996 ,  H03L2207/06 ,  Y10S331/02

    摘要： A phase-locked loop (PLL) for rapid lock-in applicable to digital, analog, or hybrid digital-analog PLL circuits is provided. Besides the units for basic operation, including a phase-frequency detector (PFD), a charge pump, a loop filter, and/or a voltage/current/digital-controlled oscillator (VCO/ICO/DCO), an additional lock-in actuator circuit is provided for providing lock-in signals, achieving the purpose of rapid lock-in through operational processes.

    摘要翻译： 提供了适用于数字，模拟或混合数字 - 模拟PLL电路的快速锁定锁相环（PLL）。 除了用于基本操作的单元，包括相位频率检测器（PFD），电荷泵，环路滤波器和/或电压/电流/数字控制振荡器（VCO / ICO / DCO），附加锁定 致动器电路被提供用于提供锁定信号，实现通过操作过程快速锁定的目的。

    PHASE LOCKED LOOP CIRCUIT
    6.
    发明申请
    PHASE LOCKED LOOP CIRCUIT 审中-公开
    相位锁定环路

    公开(公告)号：US20070121773A1

    公开(公告)日：2007-05-31

    申请号：US11561904

    申请日：2006-11-21

    申请人： Chi-Kung Kuan ,  Yu-Pin Chou

    发明人： Chi-Kung Kuan ,  Yu-Pin Chou

    IPC分类号： H03D3/24

    CPC分类号： H03L7/081 ,  H03L7/087

    摘要： A phase locked loop circuit includes a phase locked loop for generating a plurality of first output signals each having a different phase but a same frequency according to a first reference signal; a control loop for generating a phase selection signal according to a second reference signal and a second output signal outputted by the phase locked loop, wherein a frequency of the second output signal is substantially equal to the frequency of the first output signals; and a phase selector for receiving the first output signals and the phase selector signal, and according to the phase selector signal selecting one of the first output signals to be a first feedback signal; wherein the first feedback signal is inputted to the phase locked loop.

    摘要翻译： 锁相环电路包括用于产生多个第一输出信号的锁相环，每个第一输出信号具有根据第一参考信号的不同相位但相同的频率; 用于根据第二参考信号产生相位选择信号的控制回路和由锁相环输出的第二输出信号，其中第二输出信号的频率基本上等于第一输出信号的频率; 以及相位选择器，用于接收第一输出信号和相位选择器信号，并且根据相位选择器信号选择第一输出信号中的一个作为第一反馈信号; 其中第一反馈信号被输入到锁相环。

    Phase lock loop for rapid lock-in and method therefor
    7.
    发明授权
    Phase lock loop for rapid lock-in and method therefor 有权
    锁相环快速锁定及其方法

    公开(公告)号：US07545222B2

    公开(公告)日：2009-06-09

    申请号：US11620053

    申请日：2007-01-05

    申请人： Yu-Pin Chou ,  Chi-Kung Kuan

    发明人： Yu-Pin Chou ,  Chi-Kung Kuan

    IPC分类号： H03L7/00

    CPC分类号： H03L7/10 ,  H03L7/0814 ,  H03L7/0891 ,  H03L7/0991 ,  H03L7/0996 ,  H03L2207/06 ,  Y10S331/02

    摘要： A phase-locked loop (PLL) for rapid lock-in applicable to digital, analog, or hybrid digital-analog PLL circuits is provided. Besides the units for basic operation, including a phase-frequency detector (PFD), a charge pump, a loop filter, and/or a voltage/current/digital-controlled oscillator (VCO/ICO/DCO), an additional lock-in actuator circuit is provided for providing lock-in signals, achieving the purpose of rapid lock-in through operational processes.

    摘要翻译： 提供了一种用于快速锁定的锁相环（PLL），适用于数字，模拟或混合数字 - 模拟PLL电路。 除了用于基本操作的单元，包括相位频率检测器（PFD），电荷泵，环路滤波器和/或电压/电流/数字控制振荡器（VCO / ICO / DCO），附加锁定 致动器电路被提供用于提供锁定信号，实现通过操作过程快速锁定的目的。

    FRAME SYNCHRONIZATION METHOD AND DEVICE UTILIZING FRAME BUFFER
    9.
    发明申请
    FRAME SYNCHRONIZATION METHOD AND DEVICE UTILIZING FRAME BUFFER 有权
    框架同步方法和使用框架缓冲器的设备

    公开(公告)号：US20080062185A1

    公开(公告)日：2008-03-13

    申请号：US11531281

    申请日：2006-09-13

    申请人： Jin-Sheng Gong ,  Yu-Pin Chou ,  Hsu-Jung Tung

    发明人： Jin-Sheng Gong ,  Yu-Pin Chou ,  Hsu-Jung Tung

    IPC分类号： G09G5/36

    CPC分类号： G09G5/37 ,  G06F3/14 ,  G09G5/12 ,  G09G2340/0435 ,  G09G2340/10

    摘要： A frame synchronization method includes: temporarily storing input data of at least one source frame in a frame buffer according to an input time sequence; generating an output time sequence according to the input time sequence and a delay time; generating output data of a destination frame according to the input data of the source frame; and outputting the output data of the destination frame according to an output time sequence; wherein an average frame rate of the source frame is substantially the same as that of the destination frame.

    摘要翻译： 帧同步方法包括：根据输入的时间序列临时存储帧缓冲器中的至少一个源帧的输入数据; 根据输入时间序列和延迟时间生成输出时间序列; 根据源帧的输入数据生成目的地帧的输出数据; 并根据输出时间序列输出目的地帧的输出数据; 其中所述源帧的平均帧速率与所述目的地帧的平均帧速率基本相同。