公开(公告)号：US07663416B2

公开(公告)日：2010-02-16

申请号：US11847343

申请日：2007-08-30

申请人： Hsu-Jung Tung ,  Chi-Kung Kuan ,  Yu-Pin Chou

发明人： Hsu-Jung Tung ,  Chi-Kung Kuan ,  Yu-Pin Chou

IPC分类号： H03L7/06

CPC分类号： H04N7/56 ,  H04N5/04 ,  H04N5/126 ,  H04N5/602 ,  H04N21/2368 ,  H04N21/4305 ,  H04N21/4341 ,  H04N21/439

摘要： An apparatus for generating an audio output clock is disclosed. The apparatus at least includes a plurality of dividers and a frequency synthesizer. The apparatus utilizes the dividers to achieve dispersive frequency-division operations such that the anti-noise ability of the apparatus can be improved. In addition, the apparatus also utilizes dynamic phase adjustment to increase accuracy of the frequency of the audio output clock.

摘要翻译： 公开了一种用于产生音频输出时钟的装置。 该装置至少包括多个分频器和频率合成器。 该装置利用分频器实现色散分频操作，从而可以提高装置的抗噪声能力。 此外，该装置还利用动态相位调整来提高音频输出时钟频率的精度。

公开(公告)号：US20080061854A1

公开(公告)日：2008-03-13

申请号：US11847343

申请日：2007-08-30

申请人： Hsu-Jung Tung ,  Chi-Kung Kuan ,  Yu-Pin Chou

发明人： Hsu-Jung Tung ,  Chi-Kung Kuan ,  Yu-Pin Chou

IPC分类号： G06F1/04

CPC分类号： H04N7/56 ,  H04N5/04 ,  H04N5/126 ,  H04N5/602 ,  H04N21/2368 ,  H04N21/4305 ,  H04N21/4341 ,  H04N21/439

摘要： An apparatus for generating an audio output clock is disclosed. The apparatus at least includes a plurality of dividers and a frequency synthesizer. The apparatus utilizes the dividers to achieve dispersive frequency-division operations such that the anti-noise ability of the apparatus can be improved. In addition, the apparatus also utilizes dynamic phase adjustment to increase accuracy of the frequency of the audio output clock.

摘要翻译： 公开了一种用于产生音频输出时钟的装置。 该装置至少包括多个分频器和频率合成器。 该装置利用分频器实现色散分频操作，从而可以提高装置的抗噪声能力。 此外，该装置还利用动态相位调整来提高音频输出时钟频率的精度。

公开(公告)号：US20080094145A1

公开(公告)日：2008-04-24

申请号：US11874209

申请日：2007-10-18

申请人： Chi-Kung Kuan ,  Yu-Pin Chou ,  Yi-Teng Chen

发明人： Chi-Kung Kuan ,  Yu-Pin Chou ,  Yi-Teng Chen

IPC分类号： H03L7/087 ,  H03L7/00

CPC分类号： H03L7/087 ,  H03L7/081 ,  H03L7/1976 ,  H03L7/23

摘要： A phase-locked loop (PLL) including a digital PFD, a digital loop filter, a decision circuit, a fractional-N PLL, and a frequency divider is provided. The digital PFD generates a first detection signal according to the phase error or frequency difference between an input signal and a feedback signal. The digital loop filter generates a first control signal according to the first detection signal. The decision circuit generates a divisor value according to the first control signal. The fractional-N PLL generates an oscillation signal according to the divisor value and a reference signal. The frequency divider divides the oscillation signal to produce the feedback signal. The fractional-N PLL includes a fractional-N frequency divider for generating a frequency-divided signal for use in tracking the reference signal according to the divisor value by employing phase swallow means.

摘要翻译： 提供了包括数字PFD，数字环路滤波器，判决电路，分数N PLL和分频器的锁相环（PLL）。 数字PFD根据输入信号和反馈信号之间的相位误差或频率差产生第一检测信号。 数字环路滤波器根据第一检测信号产生第一控制信号。 决定电路根据第一控制信号产生除数值。 分数N PLL根据除数值和参考信号产生振荡信号。 分频器分频振荡信号产生反馈信号。 分数N PLL包括分数N分频器，用于通过采用相位吞吐装置，根据除数值产生用于跟踪参考信号的分频信号。

公开(公告)号：US20070159263A1

公开(公告)日：2007-07-12

申请号：US11620053

申请日：2007-01-05

申请人： Yu-Pin Chou ,  Chi-Kung Kuan

发明人： Yu-Pin Chou ,  Chi-Kung Kuan

IPC分类号： H03L7/00

CPC分类号： H03L7/10 ,  H03L7/0814 ,  H03L7/0891 ,  H03L7/0991 ,  H03L7/0996 ,  H03L2207/06 ,  Y10S331/02

摘要： A phase-locked loop (PLL) for rapid lock-in applicable to digital, analog, or hybrid digital-analog PLL circuits is provided. Besides the units for basic operation, including a phase-frequency detector (PFD), a charge pump, a loop filter, and/or a voltage/current/digital-controlled oscillator (VCO/ICO/DCO), an additional lock-in actuator circuit is provided for providing lock-in signals, achieving the purpose of rapid lock-in through operational processes.

摘要翻译： 提供了适用于数字，模拟或混合数字 - 模拟PLL电路的快速锁定锁相环（PLL）。 除了用于基本操作的单元，包括相位频率检测器（PFD），电荷泵，环路滤波器和/或电压/电流/数字控制振荡器（VCO / ICO / DCO），附加锁定 致动器电路被提供用于提供锁定信号，实现通过操作过程快速锁定的目的。

公开(公告)号：US20070121773A1

公开(公告)日：2007-05-31

申请号：US11561904

申请日：2006-11-21

申请人： Chi-Kung Kuan ,  Yu-Pin Chou

发明人： Chi-Kung Kuan ,  Yu-Pin Chou

IPC分类号： H03D3/24

CPC分类号： H03L7/081 ,  H03L7/087

摘要： A phase locked loop circuit includes a phase locked loop for generating a plurality of first output signals each having a different phase but a same frequency according to a first reference signal; a control loop for generating a phase selection signal according to a second reference signal and a second output signal outputted by the phase locked loop, wherein a frequency of the second output signal is substantially equal to the frequency of the first output signals; and a phase selector for receiving the first output signals and the phase selector signal, and according to the phase selector signal selecting one of the first output signals to be a first feedback signal; wherein the first feedback signal is inputted to the phase locked loop.

摘要翻译： 锁相环电路包括用于产生多个第一输出信号的锁相环，每个第一输出信号具有根据第一参考信号的不同相位但相同的频率; 用于根据第二参考信号产生相位选择信号的控制回路和由锁相环输出的第二输出信号，其中第二输出信号的频率基本上等于第一输出信号的频率; 以及相位选择器，用于接收第一输出信号和相位选择器信号，并且根据相位选择器信号选择第一输出信号中的一个作为第一反馈信号; 其中第一反馈信号被输入到锁相环。

公开(公告)号：US07679454B2

公开(公告)日：2010-03-16

申请号：US11874209

申请日：2007-10-18

申请人： Chi-Kung Kuan ,  Yu-Pin Chou ,  Yi-Teng Chen

发明人： Chi-Kung Kuan ,  Yu-Pin Chou ,  Yi-Teng Chen

IPC分类号： H03L7/00

CPC分类号： H03L7/087 ,  H03L7/081 ,  H03L7/1976 ,  H03L7/23

摘要： A phase-locked loop (PLL) including a digital PFD, a digital loop filter, a decision circuit, a fractional-N PLL, and a frequency divider is provided. The digital PFD generates a first detection signal according to the phase error or frequency difference between an input signal and a feedback signal. The digital loop filter generates a first control signal according to the first detection signal. The decision circuit generates a divisor value according to the first control signal. The fractional-N PLL generates an oscillation signal according to the divisor value and a reference signal. The frequency divider divides the oscillation signal to produce the feedback signal. The fractional-N PLL includes a fractional-N frequency divider for generating a frequency-divided signal for use in tracking the reference signal according to the divisor value by employing phase swallow means.

摘要翻译： 提供了包括数字PFD，数字环路滤波器，判决电路，分数N PLL和分频器的锁相环（PLL）。 数字PFD根据输入信号和反馈信号之间的相位误差或频率差产生第一检测信号。 数字环路滤波器根据第一检测信号产生第一控制信号。 决定电路根据第一控制信号产生除数值。 分数N PLL根据除数值和参考信号产生振荡信号。 分频器分频振荡信号产生反馈信号。 分数N PLL包括分数N分频器，用于通过采用相位吞吐装置，根据除数值产生用于跟踪参考信号的分频信号。

公开(公告)号：US07545222B2

公开(公告)日：2009-06-09

申请号：US11620053

申请日：2007-01-05

申请人： Yu-Pin Chou ,  Chi-Kung Kuan

发明人： Yu-Pin Chou ,  Chi-Kung Kuan

IPC分类号： H03L7/00

CPC分类号： H03L7/10 ,  H03L7/0814 ,  H03L7/0891 ,  H03L7/0991 ,  H03L7/0996 ,  H03L2207/06 ,  Y10S331/02

摘要： A phase-locked loop (PLL) for rapid lock-in applicable to digital, analog, or hybrid digital-analog PLL circuits is provided. Besides the units for basic operation, including a phase-frequency detector (PFD), a charge pump, a loop filter, and/or a voltage/current/digital-controlled oscillator (VCO/ICO/DCO), an additional lock-in actuator circuit is provided for providing lock-in signals, achieving the purpose of rapid lock-in through operational processes.

摘要翻译： 提供了一种用于快速锁定的锁相环（PLL），适用于数字，模拟或混合数字 - 模拟PLL电路。 除了用于基本操作的单元，包括相位频率检测器（PFD），电荷泵，环路滤波器和/或电压/电流/数字控制振荡器（VCO / ICO / DCO），附加锁定 致动器电路被提供用于提供锁定信号，实现通过操作过程快速锁定的目的。

公开(公告)号：US08222962B2

公开(公告)日：2012-07-17

申请号：US12115081

申请日：2008-05-05

申请人： Chia-Liang Lin ,  Chi-Kung Kuan

发明人： Chia-Liang Lin ,  Chi-Kung Kuan

IPC分类号： H03B5/12 ,  H03C3/09

CPC分类号： H03B5/1228 ,  H03B5/1212 ,  H03B5/1221 ,  H03B5/1253 ,  H03B2200/005

摘要： A digitally controlled oscillator provides high resolution in frequency tuning by using a digitally controlled capacitive network that includes a tunable capacitive circuit, a first capacitor and a second capacitor. The tunable capacitive circuit generates a variable capacitance according to a digital control word. The first capacitor is coupled in an electrically parallel configuration with the tunable capacitive circuit. The second capacitor is coupled in an electrically serial configuration with a combination of the first capacitor and the tunable capacitive circuit. The first capacitor and the second capacitor are sized such that an effective capacitance of the digitally controlled capacitor network has a step size that is a fraction of a step size of the variable capacitance in response to an incremental change in the digital control word.

摘要翻译： 数字控制振荡器通过使用包含可调谐电容电路，第一电容器和第二电容器的数字控制电容网络来提供高分辨率的频率调谐。 可调谐电容电路根据数字控制字产生可变电容。 第一电容器与可调谐电容电路以电并联结构耦合。 第二电容器以电串联配置与第一电容器和可调谐电容电路的组合耦合。 第一电容器和第二电容器的尺寸使得数字控制电容器网络的有效电容具有响应于数字控制字的增量变化的可变电容的步长的一部分的步长。

公开(公告)号：US07257729B2

公开(公告)日：2007-08-14

申请号：US10907054

申请日：2005-03-18

申请人： Chao-Cheng Lee ,  Yi-Chih Huang ,  Chi-Kung Kuan

发明人： Chao-Cheng Lee ,  Yi-Chih Huang ,  Chi-Kung Kuan

IPC分类号： G06F1/00 ,  G06F5/06

CPC分类号： G06F9/3867 ,  G06F1/08 ,  G06F9/30181

摘要： A processor with an adjustable operating frequency and method thereof. The pipeline processor includes a clock providing module for providing a reference clock, and a processing core coupled to the clock providing module for processing a first instruction according to the reference clock. The clock providing module contains a multi-phase clock generator for generating a plurality of original clocks with different phases, and a phase selector for selecting an original clock to generate the reference clock according to the first instruction.

摘要翻译： 具有可调工作频率的处理器及其方法。 流水线处理器包括用于提供参考时钟的时钟提供模块和耦合到时钟提供模块的处理核心，用于根据参考时钟处理第一指令。 时钟提供模块包括用于产生具有不同相位的多个原始时钟的多相时钟发生器，以及用于根据第一指令选择原始时钟以生成参考时钟的相位选择器。

公开(公告)号：US20050055597A1

公开(公告)日：2005-03-10

申请号：US10933896

申请日：2004-09-03

申请人： Wen-Shiung Weng ,  Chi-Kung Kuan ,  Sheng-Kai Chen ,  Ming-Chun Chang ,  Yi-Shu Chang

发明人： Wen-Shiung Weng ,  Chi-Kung Kuan ,  Sheng-Kai Chen ,  Ming-Chun Chang ,  Yi-Shu Chang

IPC分类号： G06F1/04 ,  G06F1/08

CPC分类号： G06F1/08

摘要： A clock tuning device and method for executing overclocking operations on plural elements disposed on a motherboard. The clock tuning device includes a phase-locked loop for outputting a plurality of clock signals to the elements, and a control circuit for controlling the phase-locked loop to adjust the frequencies of the clock signals, so as to execute the overclocking operations on the elements, respectively. The method includes the steps of: increasing the frequency of a first clock signal until one of the elements can't work normally due to an utmost frequency of the first clock signal; resetting all the elements and operating the element corresponding to the first signal according to a safe frequency of the first clock signal; and repeating the above steps to perform overclocking operation on each of the other elements.

摘要翻译： 一种用于对设置在母板上的多个元件执行超频操作的时钟调谐装置和方法。 时钟调谐装置包括用于向元件输出多个时钟信号的锁相环，以及用于控制锁相环以调整时钟信号的频率的控制电路，以便对该时钟信号执行超频操作 元素。 该方法包括以下步骤：增加第一时钟信号的频率，直到其中一个元件由于第一时钟信号的最大频率而不能正常工作; 根据第一时钟信号的安全频率，复位所有元件并对与第一信号相对应的元件进行操作; 并重复上述步骤对每个其他元件执行超频操作。