公开(公告)号：US20080265281A1

公开(公告)日：2008-10-30

申请号：US12169674

申请日：2008-07-09

申请人： Huajie Chen ,  Dureseti Chidambarrao ,  Dominic J. Schepis ,  Henry K. Utomo

发明人： Huajie Chen ,  Dureseti Chidambarrao ,  Dominic J. Schepis ,  Henry K. Utomo

IPC分类号： H01L27/12

CPC分类号： H01L29/7842 ,  H01L27/1203 ,  H01L29/66628 ,  H01L29/66636 ,  H01L29/7848 ,  H01L29/78603 ,  H01L29/78618 ,  H01L29/78684

摘要： Disclosed is a p-type field effect transistor (pFET) structure and method of forming the pFET. The pFET comprises embedded silicon germanium in the source/drain regions to increase longitudinal stress on the p-channel and, thereby, enhance transistor performance. Increased stress is achieved by increasing the depth of the source/drain regions and, thereby, the volume of the embedded silicon germanium. The greater depth (e.g., up to 100 nm) of the stressed silicon germanium source/drain regions is achieved by using a double BOX SOI wafer. Trenches are etched through a first silicon layer and first buried oxide layer and then the stressed silicon germanium is epitaxially grown from a second silicon layer. A second buried oxide layer isolates the pFET.

摘要翻译： 公开了一种形成pFET的p型场效应晶体管（pFET）结构和方法。 pFET在源极/漏极区域中包括嵌入的硅锗以增加p沟道上的纵向应力，从而增强晶体管的性能。 通过增加源极/漏极区域的深度，从而增加嵌入式硅锗的体积来实现增加的应力。 通过使用双BOX SOI晶片来实现应力硅锗源极/漏极区域的更大的深度（例如高达100nm）。 通过第一硅层和第一掩埋氧化物层蚀刻沟槽，然后从第二硅层外延生长受应力的硅锗。 第二掩埋氧化物层隔离pFET。

公开(公告)号：US07781800B2

公开(公告)日：2010-08-24

申请号：US12169674

申请日：2008-07-09

申请人： Huajie Chen ,  Dureseti Chidambarrao ,  Dominic J. Schepis ,  Henry K. Utomo

发明人： Huajie Chen ,  Dureseti Chidambarrao ,  Dominic J. Schepis ,  Henry K. Utomo

IPC分类号： H01L21/8238

CPC分类号： H01L29/7842 ,  H01L27/1203 ,  H01L29/66628 ,  H01L29/66636 ,  H01L29/7848 ,  H01L29/78603 ,  H01L29/78618 ,  H01L29/78684

摘要： Disclosed is a p-type field effect transistor (pFET) structure and method of forming the pFET. The pFET comprises embedded silicon germanium in the source/drain regions to increase longitudinal stress on the p-channel and, thereby, enhance transistor performance. Increased stress is achieved by increasing the depth of the source/drain regions and, thereby, the volume of the embedded silicon germanium. The greater depth (e.g., up to 100 nm) of the stressed silicon germanium source/drain regions is achieved by using a double BOX SOI wafer. Trenches are etched through a first silicon layer and first buried oxide layer and then the stressed silicon germanium is epitaxially grown from a second silicon layer. A second buried oxide layer isolates the pFET.

摘要翻译： 公开了一种形成pFET的p型场效应晶体管（pFET）结构和方法。 pFET在源极/漏极区域中包括嵌入的硅锗以增加p沟道上的纵向应力，从而增强晶体管的性能。 通过增加源极/漏极区域的深度，从而增加嵌入式硅锗的体积来实现增加的应力。 通过使用双BOX SOI晶片来实现应力硅锗源极/漏极区域的更大的深度（例如高达100nm）。 通过第一硅层和第一掩埋氧化物层蚀刻沟槽，然后从第二硅层外延生长受应力的硅锗。 第二掩埋氧化物层隔离pFET。

公开(公告)号：US07446350B2

公开(公告)日：2008-11-04

申请号：US10908394

申请日：2005-05-10

申请人： Huajie Chen ,  Dureseti Chidambarrao ,  Dominic J. Schepis ,  Henry K. Utomo

发明人： Huajie Chen ,  Dureseti Chidambarrao ,  Dominic J. Schepis ,  Henry K. Utomo

IPC分类号： H01L21/365

CPC分类号： H01L29/7842 ,  H01L27/1203 ,  H01L29/66628 ,  H01L29/66636 ,  H01L29/7848 ,  H01L29/78603 ,  H01L29/78618 ,  H01L29/78684

摘要： Disclosed is a p-type field effect transistor (pFET) structure and method of forming the pFET. The pFET comprises embedded silicon germanium in the source/drain regions to increase longitudinal stress on the p-channel and, thereby, enhance transistor performance. Increased stress is achieved by increasing the depth of the source/drain regions and, thereby, the volume of the embedded silicon germanium. The greater depth (e.g., up to 100 nm) of the stressed silicon germanium source/drain regions is achieved by using a double BOX SOI wafer. Trenches are etched through a first silicon layer and first buried oxide layer and then the stressed silicon germanium is epitaxially grown from a second silicon layer. A second buried oxide layer isolates the pFET.

摘要翻译： 公开了一种形成pFET的p型场效应晶体管（pFET）结构和方法。 pFET在源极/漏极区域中包括嵌入的硅锗以增加p沟道上的纵向应力，从而增强晶体管的性能。 通过增加源极/漏极区域的深度，从而增加嵌入式硅锗的体积来实现增加的应力。 通过使用双BOX SOI晶片来实现应力硅锗源极/漏极区域的更大的深度（例如高达100nm）。 通过第一硅层和第一掩埋氧化物层蚀刻沟槽，然后从第二硅层外延生长受应力的硅锗。 第二掩埋氧化物层隔离pFET。

公开(公告)号：US07176481B2

公开(公告)日：2007-02-13

申请号：US10905598

申请日：2005-01-12

申请人： Huajie Chen ,  Dureseti Chidambarrao ,  Siddhartha Panda ,  Sang-Hyun Oh ,  Henry K. Utomo ,  Werner A. Rausch

发明人： Huajie Chen ,  Dureseti Chidambarrao ,  Siddhartha Panda ,  Sang-Hyun Oh ,  Henry K. Utomo ,  Werner A. Rausch

IPC分类号： H01L29/06

CPC分类号： H01L29/7842 ,  H01L21/823807 ,  H01L21/823814 ,  H01L29/7848

摘要： Disclosed is an integrated circuit structure and a method of making such a structure that has a substrate and P-type and N-type transistors on the substrate. The N-type transistor extension and source/drain regions comprise dopants implanted into the substrate. The P-type transistor extension and source/drain regions partially include a strained epitaxial silicon germanium, wherein the strained silicon germanium comprises of two layers, with a top layer that is closer to the gate stack than the bottom layer. The strained silicon germanium is in-situ doped and creates longitudinal stress on the channel region.

摘要翻译： 公开了一种集成电路结构以及在衬底上具有衬底和P型和N型晶体管的结构的方法。 N型晶体管延伸和源极/漏极区域包括注入到衬底中的掺杂剂。 P型晶体管延伸和源极/漏极区域部分地包括应变外延硅锗，其中应变硅锗包括两层，顶层比底层更靠近栅极堆叠。 应变硅锗被原位掺杂并在沟道区域上产生纵向应力。

公开(公告)号：US07645656B2

公开(公告)日：2010-01-12

申请号：US11463777

申请日：2006-08-10

申请人： Huajie Chen ,  Dureseti Chidambarrao ,  Sang-Hyun Oh ,  Siddhartha Panda ,  Werner A. Rausch ,  Tsutomu Sato ,  Henry K. Utomo

发明人： Huajie Chen ,  Dureseti Chidambarrao ,  Sang-Hyun Oh ,  Siddhartha Panda ,  Werner A. Rausch ,  Tsutomu Sato ,  Henry K. Utomo

IPC分类号： H01L21/336

CPC分类号： H01L29/6659 ,  H01L21/26506 ,  H01L21/28052 ,  H01L21/28079 ,  H01L21/7624 ,  H01L29/1045 ,  H01L29/165 ,  H01L29/4933 ,  H01L29/495 ,  H01L29/665 ,  H01L29/6653 ,  H01L29/66545 ,  H01L29/6656 ,  H01L29/66628 ,  H01L29/66636 ,  H01L29/7848

摘要： A field effect transistor (“FET”) is provided which includes a gate stack overlying a single-crystal semiconductor region of a substrate, a pair of first spacers disposed over sidewalls of said gate stack, and a pair of regions consisting essentially of a single-crystal semiconductor alloy which are disposed on opposite sides of the gate stack. Each of the semiconductor alloy regions is spaced a first distance from the gate stack. The source region and drain region of the FET are at least partly disposed in respective ones of the semiconductor alloy regions, such that the source region and the drain region are each spaced a second distance from the gate stack by a first spacer of the pair of first spacers, the second distance being different from the first distance.

摘要翻译： 提供场效应晶体管（“FET”），其包括覆盖衬底的单晶半导体区域的栅极堆叠，设置在所述栅极堆叠的侧壁上的一对第一间隔区，以及基本上由单个 晶体半导体合金，其设置在栅叠层的相对侧上。 每个半导体合金区域与栅极叠层隔开第一距离。 FET的源极区域和漏极区域至少部分地设置在半导体合金区域的相应半导体合金区域中，使得源极区域和漏极区域之间的距离与栅极叠层间隔开第二距离， 第一间隔物，第二距离与第一距离不同。

公开(公告)号：US20090152590A1

公开(公告)日：2009-06-18

申请号：US11955488

申请日：2007-12-13

申请人： Thomas N. Adam ,  Linda Black ,  Huajie Chen ,  Dureseti Chidambarrao ,  Robert E. Davis ,  Judson R. Holt ,  Randolph F. Knarr ,  Christian Lavoie ,  Robert J. Purtell ,  Dominic J. Schepis

发明人： Thomas N. Adam ,  Linda Black ,  Huajie Chen ,  Dureseti Chidambarrao ,  Robert E. Davis ,  Judson R. Holt ,  Randolph F. Knarr ,  Christian Lavoie ,  Robert J. Purtell ,  Dominic J. Schepis

IPC分类号： H01L29/78 ,  H01L21/336

CPC分类号： H01L29/7848 ,  H01L29/165 ,  H01L29/665 ,  H01L29/6656 ,  H01L29/66636

摘要： A method of forming a semiconductor device including forming a second deposit of silicon-germanium on a first deposit of silicon-germanium, the first deposit formed in a conduction terminal region of a substrate of the semiconductor device and having a first percentage of germanium, and the second deposit having a second percentage of germanium that is less than the first percentage and supports forming a silicide deposit on the second deposit. A structure is also provided.

摘要翻译： 一种形成半导体器件的方法，包括在硅 - 锗的第一沉积物上形成硅 - 锗的第二沉积物，所述第一沉积物形成在所述半导体器件的衬底的导电末端区域中并且具有第一百分比的锗，以及 所述第二沉积物具有小于所述第一百分比的第二百分比的锗，并且在所述第二沉积物上支持形成硅化物沉积物。 还提供了一种结构。

公开(公告)号：US07135724B2

公开(公告)日：2006-11-14

申请号：US10711637

申请日：2004-09-29

申请人： Huajie Chen ,  Dureseti Chidambarrao ,  Sang-Hyun Oh ,  Siddhartha Panda ,  Werner A. Rausch ,  Tsutomu Sato ,  Henry K. Utomo

发明人： Huajie Chen ,  Dureseti Chidambarrao ,  Sang-Hyun Oh ,  Siddhartha Panda ,  Werner A. Rausch ,  Tsutomu Sato ,  Henry K. Utomo

IPC分类号： H01L29/76 ,  H01L29/94

CPC分类号： H01L29/6659 ,  H01L21/26506 ,  H01L21/28052 ,  H01L21/28079 ,  H01L21/7624 ,  H01L29/1045 ,  H01L29/165 ,  H01L29/4933 ,  H01L29/495 ,  H01L29/665 ,  H01L29/6653 ,  H01L29/66545 ,  H01L29/6656 ,  H01L29/66628 ,  H01L29/66636 ,  H01L29/7848

摘要： A field effect transistor (“FET”) is provided which includes a gate stack overlying a single-crystal semiconductor region of a substrate, a pair of first spacers disposed over sidewalls of said gate stack, and a pair of regions consisting essentially of a single-crystal semiconductor alloy which are disposed on opposite sides of the gate stack. Each of the semiconductor alloy regions is spaced a first distance from the gate stack. The source region and drain region of the FET are at least partly disposed in respective ones of the semiconductor alloy regions, such that the source region and the drain region are each spaced a second distance from the gate stack by a first spacer of the pair of first spacers, the second distance being different from the first distance.

摘要翻译： 提供场效应晶体管（“FET”），其包括覆盖衬底的单晶半导体区域的栅极堆叠，设置在所述栅极堆叠的侧壁上的一对第一间隔区，以及基本上由单个 晶体半导体合金，其设置在栅叠层的相对侧上。 每个半导体合金区域与栅极叠层隔开第一距离。 FET的源极区域和漏极区域至少部分地设置在半导体合金区域的相应半导体合金区域中，使得源极区域和漏极区域之间的距离与栅极叠层间隔开第二距离， 第一间隔物，第二距离与第一距离不同。

公开(公告)号：US07381623B1

公开(公告)日：2008-06-03

申请号：US11623882

申请日：2007-01-17

申请人： Huajie Chen ,  Judson R. Holt ,  Kern Rim ,  Dominic J. Schepis

发明人： Huajie Chen ,  Judson R. Holt ,  Kern Rim ,  Dominic J. Schepis

IPC分类号： H01L21/8234 ,  H01L21/336 ,  H01L21/331 ,  H01L21/36

CPC分类号： H01L21/823864 ,  H01L21/823412 ,  H01L21/823418 ,  H01L21/823468 ,  H01L21/823807 ,  H01L21/823814 ,  H01L29/165 ,  H01L29/6653 ,  H01L29/66628 ,  H01L29/66636 ,  H01L29/7848

摘要： The embodiments of the invention provide a method, etc. for a pre-epitaxial disposable spacer integration scheme with very low temperature selective epitaxy for enhanced device performance. More specifically, one method begins by forming a first gate and a second gate on a substrate. Next, an oxide layer is formed on the first and second gates; and, a nitride layer is formed on the oxide layer. Portions of the nitride layer proximate the first gate, portions of the oxide layer proximate the first gate, and portions of the substrate proximate the first gate are removed so as to form source and drain recesses proximate the first gate. Following this, the method removes remaining portions of the nitride layer, including exposing remaining portions of the oxide layer. The removal of the remaining portions of the nitride layer only exposes the remaining portions of the oxide layer and the source and drain recesses.

摘要翻译： 本发明的实施例提供了一种用于具有非常低的温度选择性外延的预外延一次性间隔物集成方案的方法等，以增强器件性能。 更具体地，一种方法是通过在衬底上形成第一栅极和第二栅极开始的。 接下来，在第一和第二栅极上形成氧化物层; 并且在氧化物层上形成氮化物层。 接近第一栅极的氮化物层的部分，靠近第一栅极的氧化物层的部分以及靠近第一栅极的衬底的部分被去除，以便形成靠近第一栅极的源极和漏极。 接下来，该方法去除氮化物层的剩余部分，包括暴露氧化物层的剩余部分。 去除氮化物层的剩余部分仅暴露氧化物层和源极和漏极凹槽的剩余部分。

公开(公告)号：US07682915B2

公开(公告)日：2010-03-23

申请号：US12100644

申请日：2008-04-10

申请人： Huajie Chen ,  Judson R. Holt ,  Kern Rim ,  Dominic J. Schepis

发明人： Huajie Chen ,  Judson R. Holt ,  Kern Rim ,  Dominic J. Schepis

IPC分类号： H01L21/336

CPC分类号： H01L21/823864 ,  H01L21/823412 ,  H01L21/823418 ,  H01L21/823468 ,  H01L21/823807 ,  H01L21/823814 ,  H01L29/165 ,  H01L29/6653 ,  H01L29/66628 ,  H01L29/66636 ,  H01L29/7848

摘要： The embodiments of the invention provide a method, etc. for a pre-epitaxial disposable spacer integration scheme with very low temperature selective epitaxy for enhanced device performance. More specifically, one method begins by forming a first gate and a second gate on a substrate. Next, an oxide layer is formed on the first and second gates; and, a nitride layer is formed on the oxide layer. Portions of the nitride layer proximate the first gate, portions of the oxide layer proximate the first gate, and portions of the substrate proximate the first gate are removed so as to form source and drain recesses proximate the first gate. Following this, the method removes remaining portions of the nitride layer, including exposing remaining portions of the oxide layer. The removal of the remaining portions of the nitride layer only exposes the remaining portions of the oxide layer and the source and drain recesses.

摘要翻译： 本发明的实施例提供了一种用于具有非常低的温度选择性外延的预外延一次性间隔物集成方案的方法等，以增强器件性能。 更具体地，一种方法是通过在衬底上形成第一栅极和第二栅极开始的。 接下来，在第一和第二栅极上形成氧化物层; 并且在氧化物层上形成氮化物层。 接近第一栅极的氮化物层的部分，靠近第一栅极的氧化物层的部分以及靠近第一栅极的衬底的部分被去除，以便形成靠近第一栅极的源极和漏极。 接下来，该方法去除氮化物层的剩余部分，包括暴露氧化物层的剩余部分。 去除氮化物层的剩余部分仅暴露氧化物层和源极和漏极凹槽的剩余部分。

公开(公告)号：US20080199998A1

公开(公告)日：2008-08-21

申请号：US12100644

申请日：2008-04-10

申请人： Huajie Chen ,  Judson R. Holt ,  Kern Rim ,  Dominic J. Schepis

发明人： Huajie Chen ,  Judson R. Holt ,  Kern Rim ,  Dominic J. Schepis

IPC分类号： H01L21/8234

CPC分类号： H01L21/823864 ,  H01L21/823412 ,  H01L21/823418 ,  H01L21/823468 ,  H01L21/823807 ,  H01L21/823814 ,  H01L29/165 ,  H01L29/6653 ,  H01L29/66628 ,  H01L29/66636 ,  H01L29/7848

摘要： The embodiments of the invention provide a method, etc. for a pre-epitaxial disposable spacer integration scheme with very low temperature selective epitaxy for enhanced device performance. More specifically, one method begins by forming a first gate and a second gate on a substrate. Next, an oxide layer is formed on the first and second gates; and, a nitride layer is formed on the oxide layer. Portions of the nitride layer proximate the first gate, portions of the oxide layer proximate the first gate, and portions of the substrate proximate the first gate are removed so as to form source and drain recesses proximate the first gate. Following this, the method removes remaining portions of the nitride layer, including exposing remaining portions of the oxide layer. The removal of the remaining portions of the nitride layer only exposes the remaining portions of the oxide layer and the source and drain recesses.

摘要翻译： 本发明的实施例提供了一种用于具有非常低的温度选择性外延的预外延一次性间隔物集成方案的方法等，以增强器件性能。 更具体地，一种方法是通过在衬底上形成第一栅极和第二栅极开始的。 接下来，在第一和第二栅极上形成氧化物层; 并且在氧化物层上形成氮化物层。 接近第一栅极的氮化物层的部分，靠近第一栅极的氧化物层的部分以及靠近第一栅极的衬底的部分被去除，以便形成靠近第一栅极的源极和漏极。 接下来，该方法去除氮化物层的剩余部分，包括暴露氧化物层的剩余部分。 去除氮化物层的剩余部分仅暴露氧化物层和源极和漏极凹槽的剩余部分。