公开(公告)号：US07528451B2

公开(公告)日：2009-05-05

申请号：US11692402

申请日：2007-03-28

申请人： Huilong Zhu ,  Thomas W. Dyer ,  Haining S. Yang

发明人： Huilong Zhu ,  Thomas W. Dyer ,  Haining S. Yang

IPC分类号： H01L29/76

CPC分类号： H01L21/28044 ,  H01L21/823835 ,  H01L21/823842 ,  H01L27/092 ,  H01L29/78

摘要： A gate conductor is provided for a transistor pair including an n-type field effect transistor (“NFET”) having an NFET active semiconductor region and a p-type field effect transistor (“PFET”) having a PFET active semiconductor region, where the NFET and PFET active semiconductor regions are separated by an isolation region. An NFET gate extends in a first direction over the NFET active semiconductor region. A PFET gate extends in the first direction over the PFET active semiconductor region. A diffusion barrier is sandwiched between the NFET gate and the PFET gate. A continuous layer extends continuously in the first direction over the NFET gate and the PFET gate. The continuous layer contacts top surfaces of the NFET gate and the PFET gate and the continuous layer includes at least one of a semiconductor, a metal or a conductive compound including a metal.

摘要翻译： 为包括具有NFET有源半导体区域的n型场效应晶体管（“NFET”）和具有PFET有源半导体区域的p型场效应晶体管（“PFET”）的晶体管对，提供栅极导体，其中 NFET和PFET有源半导体区域被隔离区隔开。 NFET栅极在NFET有源半导体区域上的第一方向上延伸。 PFET栅极在PFET有源半导体区域上沿第一方向延伸。 扩散势垒夹在NFET栅极和PFET栅极之间。 连续层在NFET栅极和PFET栅极上在第一方向上连续延伸。 连续层接触NFET栅极和PFET栅极的顶表面，并且连续层包括半导体，金属或包括金属的导电化合物中的至少一种。

公开(公告)号：US20080237749A1

公开(公告)日：2008-10-02

申请号：US11692402

申请日：2007-03-28

申请人： Huilong Zhu ,  Thomas W. Dyer ,  Haining S. Yang

发明人： Huilong Zhu ,  Thomas W. Dyer ,  Haining S. Yang

IPC分类号： H01L29/76

CPC分类号： H01L21/28044 ,  H01L21/823835 ,  H01L21/823842 ,  H01L27/092 ,  H01L29/78

摘要： A gate conductor is provided for a transistor pair including an n-type field effect transistor (“NFET”) having an NFET active semiconductor region and a p-type field effect transistor (“PFET”) having a PFET active semiconductor region, where the NFET and PFET active semiconductor regions are separated by an isolation region. An NFET gate extends in a first direction over the NFET active semiconductor region. A PFET gate extends in the first direction over the PFET active semiconductor region. A diffusion barrier is sandwiched between the NFET gate and the PFET gate. A continuous layer extends continuously in the first direction over the NFET gate and the PFET gate. The continuous layer contacts top surfaces of the NFET gate and the PFET gate and the continuous layer includes at least one of a semiconductor, a metal or a conductive compound including a metal.

摘要翻译： 为包括具有NFET有源半导体区域的n型场效应晶体管（“NFET”）和具有PFET有源半导体区域的p型场效应晶体管（“PFET”）的晶体管对，提供栅极导体，其中 NFET和PFET有源半导体区域被隔离区隔开。 NFET栅极在NFET有源半导体区域上的第一方向上延伸。 PFET栅极在PFET有源半导体区域上沿第一方向延伸。 扩散势垒夹在NFET栅极和PFET栅极之间。 连续层在NFET栅极和PFET栅极上在第一方向上连续延伸。 连续层接触NFET栅极和PFET栅极的顶表面，并且连续层包括半导体，金属或包括金属的导电化合物中的至少一种。

公开(公告)号：US07863646B2

公开(公告)日：2011-01-04

申请号：US11956043

申请日：2007-12-13

申请人： Michael P. Belyansky ,  Xiangdong Chen ,  Thomas W. Dyer ,  Geng Wang ,  Haining S. Yang

发明人： Michael P. Belyansky ,  Xiangdong Chen ,  Thomas W. Dyer ,  Geng Wang ,  Haining S. Yang

IPC分类号： H01L31/111 ,  H01L21/00

CPC分类号： H01L21/823807 ,  H01L27/092 ,  H01L29/7843

摘要： A transistor structure includes a first type of transistor (e.g., P-type) positioned in a first area of the substrate, and a second type of transistor (e.g., N-type) positioned in a second area of the substrate. A first type of stressing layer (compressive conformal nitride) is positioned above the first type of transistor and a second type of stressing layer (compressive tensile nitride) is positioned above the second type of transistor. In addition, another first type of stressing layer (compressive oxide) is positioned above the first type of transistor. Further, another second type of stressing layer (compressive oxide) is positioned above the second type of transistor.

摘要翻译： 晶体管结构包括位于衬底的第一区域中的第一类型的晶体管（例如，P型）和位于衬底的第二区域中的第二类型的晶体管（例如N型）。 第一类型的应力层（压缩共形氮化物）位于第一类型的晶体管上方，并且第二类型的应力层（压缩拉伸氮化物）位于第二类型晶体管之上。 此外，另一种第一类型的应力层（压缩氧化物）位于第一类型的晶体管之上。 此外，另一第二类型的应力层（压缩氧化物）位于第二类型晶体管的上方。

公开(公告)号：US20100148259A1

公开(公告)日：2010-06-17

申请号：US12709873

申请日：2010-02-22

申请人： Thomas W. Dyer ,  Zhijiong Luo ,  Haining S. Yang

发明人： Thomas W. Dyer ,  Zhijiong Luo ,  Haining S. Yang

IPC分类号： H01L27/12 ,  H01L29/78

CPC分类号： H01L29/0653 ,  H01L21/76243 ,  H01L21/76267 ,  H01L21/76283 ,  H01L21/823481 ,  H01L21/823878 ,  H01L21/84 ,  H01L27/1203

摘要： An improved semiconductor-on-insulator (SOI) substrate is provided, which contains a patterned buried insulator layer at varying depths. Specifically, the SOI substrate has a substantially planar upper surface and comprises: (1) first regions that do not contain any buried insulator, (2) second regions that contain first portions of the patterned buried insulator layer at a first depth (i.e., measured from the planar upper surface of the SOI substrate), and (3) third regions that contain second portions of the patterned buried insulator layer at a second depth, where the first depth is larger than the second depth. One or more field effect transistors (FETs) can be formed in the SOI substrate. For example, the FETs may comprise: channel regions in the first regions of the SOI substrate, source and drain regions in the second regions of the SOI substrate, and source/drain extension regions in the third regions of the SOI substrate.

摘要翻译： 提供了一种改进的绝缘体上半导体（SOI）衬底，其包含在不同深度处的图案化掩埋绝缘体层。 具体而言，SOI衬底具有基本平坦的上表面，并且包括：（1）不包含任何埋入绝缘体的第一区域，（2）第一区域，其包含第一深度处的图案化掩埋绝缘体层的第一部分 从SOI衬底的平坦的上表面），和（3）第二深度大于第二深度的第二深度上包含图案化的掩埋绝缘体层的第二部分的第三区域。 可以在SOI衬底中形成一个或多个场效应晶体管（FET）。 例如，FET可以包括：SOI衬底的第一区域中的沟道区域，SOI衬底的第二区域中的源极和漏极区域以及SOI衬底的第三区域中的源极/漏极延伸区域。

公开(公告)号：US07736966B2

公开(公告)日：2010-06-15

申请号：US11968479

申请日：2008-01-02

申请人： Thomas W. Dyer ,  Xiangdong Chen ,  James J. Toomey ,  Haining S. Yang

发明人： Thomas W. Dyer ,  Xiangdong Chen ,  James J. Toomey ,  Haining S. Yang

IPC分类号： H01L21/8238

CPC分类号： H01L21/823807 ,  H01L21/82385 ,  H01L21/823857

摘要： The present invention relates to a method of fabricating a semiconductor substrate that includes forming at least first and second device regions, wherein the first device region includes a first recess having interior surfaces oriented along a first set of equivalent crystal planes, and wherein the second device region includes a second recess having interior surfaces oriented along a second, different set of equivalent crystal planes. The semiconductor device structure formed using such a semiconductor substrate includes at least one n-channel field effect transistor (n-FET) formed at the first device region having a channel that extends along the interior surfaces of the first recess, and at least one p-channel field effect transistor (p-FET) formed at the second device region having a channel that extends along the interior surfaces of the second recess.

摘要翻译： 本发明涉及一种制造半导体衬底的方法，该方法包括形成至少第一和第二器件区域，其中第一器件区域包括具有沿第一组等效晶面取向的内表面的第一凹槽，并且其中第二器件 区域包括具有沿着第二不同组的等效晶面取向的内表面的第二凹部。 使用这种半导体衬底形成的半导体器件结构包括形成在第一器件区域处的至少一个n沟道场效应晶体管（n-FET），其具有沿着第一凹部的内表面延伸的沟道，并且至少一个p - 沟道场效应晶体管（p-FET），其形成在具有沿着第二凹部的内表面延伸的沟道的第二器件区域处。

公开(公告)号：US20090152638A1

公开(公告)日：2009-06-18

申请号：US11956043

申请日：2007-12-13

申请人： MICHAEL P. BELYANSKY ,  Xiangdong Chen ,  Thomas W. Dyer ,  Geng Wang ,  Haining S. Yang

发明人： MICHAEL P. BELYANSKY ,  Xiangdong Chen ,  Thomas W. Dyer ,  Geng Wang ,  Haining S. Yang

IPC分类号： H01L27/092

CPC分类号： H01L21/823807 ,  H01L27/092 ,  H01L29/7843

摘要： A transistor structure includes a first type of transistor (e.g., P-type) positioned in a first area of the substrate, and a second type of transistor (e.g., N-type) positioned in a second area of the substrate. A first type of stressing layer (compressive conformal nitride) is positioned above the first type of transistor and a second type of stressing layer (compressive tensile nitride) is positioned above the second type of transistor. In addition, another first type of stressing layer (compressive oxide) is positioned above the first type of transistor. Further, another second type of stressing layer (compressive oxide) is positioned above the second type of transistor.

摘要翻译： 晶体管结构包括位于衬底的第一区域中的第一类型的晶体管（例如，P型）和位于衬底的第二区域中的第二类型的晶体管（例如N型）。 第一类型的应力层（压缩共形氮化物）位于第一类型的晶体管上方，并且第二类型的应力层（压缩拉伸氮化物）位于第二类型晶体管之上。 此外，另一种第一类型的应力层（压缩氧化物）位于第一类型的晶体管之上。 此外，另一第二类型的应力层（压缩氧化物）位于第二类型晶体管的上方。

公开(公告)号：US20080128797A1

公开(公告)日：2008-06-05

申请号：US11565136

申请日：2006-11-30

申请人： Thomas W. Dyer ,  Haining S. Yang

发明人： Thomas W. Dyer ,  Haining S. Yang

IPC分类号： H01L29/78

CPC分类号： H01L29/66795 ,  H01L29/785

摘要： Multiple finFETs containing semiconductor fins with the same height for the top but with different heights for the bottom are formed. Patterned oxygen implant masks are used to form a buried oxide layer with at least two different levels of oxide top surface. After the formation of the buried oxide layer, the top semiconductor layer has a substantially level top surface. Fins are formed by lithographically patterning and etching the top semiconductor layer. The resulting fins may be semiconductor fins with different heights or fins comprising an upper portion of semiconductor fins and a lower portion of oxide fins. In both cases, semiconductor fins of different heights are used to form finFETs with fractional on-current of a full height finFET.

摘要翻译： 形成了具有顶部相同高度但底部具有不同高度的半导体鳍片的多个finFET。 图案化的氧注入掩模用于形成具有至少两个不同水平的氧化物顶表面的掩埋氧化物层。 在形成掩埋氧化物层之后，顶部半导体层具有基本水平的顶表面。 通过光刻图案化和蚀刻顶部半导体层形成翅片。 所得到的翅片可以是具有不同高度或半翅片的半导体翅片，其包括半导体鳍片的上部和氧化物翅片的下部。 在这两种情况下，使用不同高度的半导体鳍形成具有全高度finFET的分数导通电流的finFET。

公开(公告)号：US08159031B2

公开(公告)日：2012-04-17

申请号：US12709873

申请日：2010-02-22

申请人： Thomas W. Dyer ,  Zhijiong Luo ,  Haining S. Yang

发明人： Thomas W. Dyer ,  Zhijiong Luo ,  Haining S. Yang

IPC分类号： H01L27/12

CPC分类号： H01L29/0653 ,  H01L21/76243 ,  H01L21/76267 ,  H01L21/76283 ,  H01L21/823481 ,  H01L21/823878 ,  H01L21/84 ,  H01L27/1203

摘要： An improved semiconductor-on-insulator (SOI) substrate is provided, which contains a patterned buried insulator layer at varying depths. Specifically, the SOI substrate has a substantially planar upper surface and comprises: (1) first regions that do not contain any buried insulator, (2) second regions that contain first portions of the patterned buried insulator layer at a first depth (i.e., measured from the planar upper surface of the SOI substrate), and (3) third regions that contain second portions of the patterned buried insulator layer at a second depth, where the first depth is larger than the second depth. One or more field effect transistors (FETs) can be formed in the SOI substrate. For example, the FETs may comprise: channel regions in the first regions of the SOI substrate, source and drain regions in the second regions of the SOI substrate, and source/drain extension regions in the third regions of the SOI substrate.

摘要翻译： 提供了一种改进的绝缘体上半导体（SOI）衬底，其包含在不同深度处的图案化掩埋绝缘体层。 具体而言，SOI衬底具有基本平坦的上表面，并且包括：（1）不包含任何埋入绝缘体的第一区域，（2）第一区域，其包含第一深度处的图案化掩埋绝缘体层的第一部分 从SOI衬底的平坦的上表面），和（3）第二深度大于第二深度的第二深度上包含图案化的掩埋绝缘体层的第二部分的第三区域。 可以在SOI衬底中形成一个或多个场效应晶体管（FET）。 例如，FET可以包括：SOI衬底的第一区域中的沟道区域，SOI衬底的第二区域中的源极和漏极区域以及SOI衬底的第三区域中的源极/漏极延伸区域。

公开(公告)号：US07884448B2

公开(公告)日：2011-02-08

申请号：US12500396

申请日：2009-07-09

申请人： Thomas W. Dyer ,  Haining S. Yang

发明人： Thomas W. Dyer ,  Haining S. Yang

IPC分类号： H01L29/04

CPC分类号： H01L21/823807 ,  H01L21/823821 ,  H01L27/0922 ,  H01L27/1211 ,  H01L29/04 ,  H01L29/66795 ,  H01L29/7853

摘要： The present invention relates to high performance three-dimensional (3D) field effect transistors (FETs). Specifically, a 3D semiconductor structure having a bottom surface oriented along one of a first set of equivalent crystal planes and multiple additional surfaces oriented along a second, different set of equivalent crystal planes can be used to form a high performance 3D FET with carrier channels oriented along the second, different set of equivalent crystal planes. More importantly, such a 3D semiconductor structure can be readily formed over the same substrate with an additional 3D semiconductor structure having a bottom surface and multiple additional surfaces all oriented along the first set of equivalent crystal planes. The additional 3D semiconductor structure can be used to form an additional 3D FET, which is complementary to the above-described 3D FET and has carrier channels oriented along the first set of equivalent crystal planes.

摘要翻译： 本发明涉及高性能三维（3D）场效应晶体管（FET）。 具体而言，可以使用具有沿着第一组等效晶面中的一个取向的底表面和沿着第二不同组的等效晶面取向的多个附加表面的3D半导体结构，以形成具有载体通道定向的高性能3D FET 沿着第二个不同组的等效晶面。 更重要的是，这种3D半导体结构可以容易地在具有底表面和多个附加表面的附加3D半导体结构的同一衬底上形成，所述另外的三维半导体结构全部沿着第一组等效晶面取向。 附加的3D半导体结构可以用于形成附加的3D FET，其与上述3D FET互补，并且具有沿着第一组等效晶面取向的载流子通道。

公开(公告)号：US20090283829A1

公开(公告)日：2009-11-19

申请号：US12119515

申请日：2008-05-13

申请人： Thomas W. Dyer ,  Haining S. Yang

发明人： Thomas W. Dyer ,  Haining S. Yang

IPC分类号： H01L21/8238 ,  H01L27/092

CPC分类号： H01L29/785 ,  H01L29/045 ,  H01L29/66818

摘要： A fin-type field effect transistor (finFET) structure comprises a substrate having a planar upper surface, an elongated fin on the planar upper surface of the substrate (wherein the length and the height of the fin are greater that the width of the fin) and an elongated gate conductor on the planar upper surface of the substrate. The length and the height of the gate conductor are greater than the width of the gate conductor. The fin comprises a center section comprising a semiconducting channel region and end sections distal to the channel region. The end sections of the fin comprise conductive source and drain regions. The gate conductor covers the channel region of the fin. The sidewalls of the channel region comprise a different crystal orientation than the sidewalls of the source and drain regions.

摘要翻译： 鳍式场效应晶体管（finFET）结构包括具有平坦上表面的基板，在基板的平面上表面上的细长翅片（其中鳍的长度和高度大于翅片的宽度） 以及在基板的平面上表面上的细长栅极导体。 栅极导体的长度和高度大于栅极导体的宽度。 翅片包括中心部分，其包括半导体沟道区域和远离沟道区域的端部区段。 翅片的端部部分包括导电源极和漏极区域。 栅极导体覆盖鳍片的沟道区域。 沟道区的侧壁包括与源区和漏区的侧壁不同的晶体取向。