公开(公告)号：US5790568A

公开(公告)日：1998-08-04

申请号：US594728

申请日：1996-01-31

申请人： Huy H. Luong ,  James A. Donaldson ,  Steven H. Wood

发明人： Huy H. Luong ,  James A. Donaldson ,  Steven H. Wood

IPC分类号： H03M13/15 ,  H04B7/185 ,  H04L1/00 ,  H04L7/04 ,  G03M13/00

CPC分类号： H04L1/0057 ,  H03M13/15 ,  H04B7/18513 ,  H04L7/041 ,  H04L7/043

摘要： Apparatus and method for providing downlink frames to be transmitted from a spacecraft to a ground station. Each downlink frame includes a synchronization pattern and a transfer frame. The apparatus may comprise a monolithic Reed-Solomon downlink (RSDL) encoding chip coupled to data buffers for storing transfer frames. The RSKL chip includes a timing device, a bus interface, a timing and control unit, a synchronization pattern unit, and a Reed-Solomon encoding unit, and a bus arbiter.

摘要翻译： 用于提供从航天器传输到地面站的下行链路帧的装置和方法。 每个下行链路帧包括同步模式和传送帧。 该装置可以包括耦合到用于存储传送帧的数据缓冲器的单片Reed-Solomon下行链路（RSDL）编码芯片。 RSKL芯片包括定时装置，总线接口，定时和控制单元，同步模式单元和里德 - 所罗门编码单元以及总线仲裁器。

公开(公告)号：US5790567A

公开(公告)日：1998-08-04

申请号：US519786

申请日：1995-08-28

申请人： Gary S. Bolotin ,  James A. Donaldson ,  Huy H. Luong ,  Steven H. Wood

发明人： Gary S. Bolotin ,  James A. Donaldson ,  Huy H. Luong ,  Steven H. Wood

IPC分类号： H03M13/35 ,  H04B7/185 ,  H04J3/06 ,  H04L7/04 ,  H04L7/10 ,  H03M13/00 ,  H04B7/204 ,  H04J3/24

CPC分类号： H04J3/0602 ,  H03M13/35 ,  H04B7/18515 ,  H04L7/10 ,  H04L2007/045 ,  H04L7/046

摘要： An uplink controlling assembly speeds data processing using a special parallel codeblock technique. A correct start sequence initiates processing of a frame. Two possible start sequences can be used; and the one which is used determines whether data polarity is inverted or non-inverted. Processing continues until uncorrectable errors are found. The frame ends by intentionally sending a block with an uncorrectable error. Each of the codeblocks in the frame has a channel ID. Each channel ID can be separately processed in parallel. This obviates the problem of waiting for error correction processing. If that channel number is zero, however, it indicates that the frame of data represents a critical command only. That data is handled in a special way, independent of the software. Otherwise, the processed data further handled using special double buffering techniques to avoid problems from overrun. When overrun does occur, the system takes action to lose only the oldest data.

摘要翻译： 上行链路控制组件使用特殊的并行码块技术来加速数据处理。 正确的启动序列启动帧的处理。 可以使用两个可能的起始序列; 并且使用的那个确定数据极性是反转还是非反相。 继续处理，直到找不到可纠正的错误。 通过有意地发送具有不可校正错误的块来结束帧。 帧中的每个码块都有一个频道ID。 每个通道ID可以并行处理。 这消除了等待纠错处理的问题。 但是，如果该通道号为零，则表示数据帧仅表示关键命令。 该数据以特殊方式处理，与软件无关。 否则，使用特殊的双缓冲技术进一步处理处理的数据，以避免超出的问题。 当发生超限时，系统将采取行动仅丢失最旧的数据。

公开(公告)号：US06728908B1

公开(公告)日：2004-04-27

申请号：US09717800

申请日：2000-11-20

申请人： Ryan Fukuhara ,  Leonard Day ,  Huy H. Luong ,  Robert Rasmussen ,  Savio N. Chau

发明人： Ryan Fukuhara ,  Leonard Day ,  Huy H. Luong ,  Robert Rasmussen ,  Savio N. Chau

IPC分类号： G06F1100

CPC分类号： H04L1/242 ,  G06F11/0757 ,  H04L1/0061 ,  H04L2001/0094

摘要： In an embodiment, a bus controller for connecting a device to an Inter-Integrated Circuit (I2C) bus includes fault tolerance features. The I2C bus controller may support fail silent, cyclic redundancy check (CRC), and byte count check operations. The I2C bus controller may include a control unit connected to an I2C core module having a base address. The I2C bus controller may also include a second I2C core module having a base address plus one (BP1). The I2C bus controller may also include a mute timer that countdowns a mute timeout period. This mute timer may be reset upon receiving a fail silent test message sent by a master on the I2C bus in slave mode, or, in the master mode, from itself through the BP1 I2C core module. If the mute timeout period expires, the control unit may disable the I2C bus controller from transmitting on the I2C bus. The control unit may format CRC values and byte count values into messages, and include a byte counter to compare actual bytes received to the expected byte count indicated by a received byte count value.

摘要翻译： 在一个实施例中，用于将设备连接到集成电路（I2C）总线的总线控制器包括容错特征。 I2C总线控制器可以支持无声，循环冗余校验（CRC）和字节计数检查操作。 I2C总线控制器可以包括连接到具有基地址的I2C核心模块的控制单元。 I2C总线控制器还可以包括具有基地址加1（BP1）的第二I2C内核模块。 I2C总线控制器还可以包括静默定时器，其对静音超时周期进行倒计时。 在从站模式下，在I2C总线上接收到由主站发送的故障无声测试消息，或者在主模式下，通过BP1 I2C内核模块，此静音定时器可能会被复位。 如果静音超时时间到期，则控制单元可能会禁止I2C总线控制器在I2C总线上传输。 控制单元可以将CRC值和字节计数值格式化成消息，并且包括一个字节计数器，用于将接收的实际字节与由接收到的字节计数值指示的预期字节计数进行比较。