公开(公告)号：US20170039139A1

公开(公告)日：2017-02-09

申请号：US15297084

申请日：2016-10-18

Applicant: Intel Corporation

Inventor： ANDREY KLUCHNIKOV ,  JAYESH IYER ,  SERGEY Y. SHISHLOV ,  BORIS A. BABAYAN

IPC: G06F12/0844 ,  G06F3/06 ,  G06F12/0842 ,  G06F12/0811 ,  G06F12/084

CPC classification number: G06F12/0844 ,  G06F3/0613 ,  G06F3/0637 ,  G06F3/0659 ,  G06F3/0673 ,  G06F9/52 ,  G06F12/0811 ,  G06F12/084 ,  G06F12/0842 ,  G06F12/0875 ,  G06F13/18 ,  G06F2212/1008 ,  G06F2212/1016 ,  G06F2212/251 ,  G06F2212/452

Abstract: Methods and apparatuses to control access to a multiple bank data cache are described. In one embodiment, a processor includes conflict resolution logic to detect multiple instructions scheduled to access a same bank of a multiple bank data cache in a same clock cycle and to grant access priority to an instruction of the multiple instructions scheduled to access a highest total of banks of the multiple bank data cache. In another embodiment, a method includes detecting multiple instructions scheduled to access a same bank of a multiple bank data cache in a same clock cycle, and granting access priority to an instruction of the multiple instructions scheduled to access a highest total of banks of the multiple bank data cache.

Abstract translation: 描述了控制对多存储体数据缓存的访问的方法和装置。 在一个实施例中，处理器包括冲突解决逻辑，以检测被调度以在相同时钟周期内访问多存储体数据高速缓存的相同存储体的多个指令，并且为预定访问最高总数的多个指令的指令授予访问优先级 银行多银行数据缓存。 在另一个实施例中，一种方法包括检测被调度以在相同时钟周期内访问多存储体数据高速缓存的同一个存储体的多个指令，以及授予被调度以访问该多个存储体中多个存储体的最高总数组的多个指令的指令的访问优先级 银行数据缓存。