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    Processor and methods for micro-operations generation
    2.
    发明申请
    Processor and methods for micro-operations generation 审中-公开
    用于微操作生成的处理器和方法

    公开(公告)号：US20050060524A1

    公开(公告)日：2005-03-17

    申请号：US10663832

    申请日：2003-09-17

    申请人： Ittai Anati ,  Gregory Pribush

    发明人： Ittai Anati ,  Gregory Pribush

    IPC分类号： G06F9/30 ,  G06F9/318 ,  G06F9/38 ,  G06F9/44

    CPC分类号： G06F9/3017 ,  G06F9/30145 ,  G06F9/3853

    摘要： A processor includes an instruction decoder to decode instructions into micro-operations for execution. The instruction decoder may include a programmable logic array to store templates to be addressed by instructions during decoding of the instructions. A collapsed template is addressed by one or more instructions during decoding into fused micro-operations and by one or more instructions during decoding into simple micro-operations. The instruction decoder may also include a multiplexer to select values of a field of the micro-operation based at least on an indication that the instruction being decoded is not being decoded into a simple micro-operation. The instruction decoder may also include a multiplexer to select values of a field of the micro-operation based at least on bits of a template field, where the number of bits of the template field is less than the number of bits of the field of the micro-operation.

    摘要翻译： 处理器包括用于将指令解码成用于执行的微操作的指令解码器。 指令解码器可以包括可编程逻辑阵列，以在解码指令期间存储要由指令寻址的模板。 在解码成融合的微操作期间，通过一个或多个指令，在解码成简单的微操作期间，通过一个或多个指令来解决折叠的模板。 指令解码器还可以包括多路复用器，至少基于正被解码的指令未被解码为简单的微操作的指示来选择微操作的场的值。 指令解码器还可以包括多路复用器，用于基于模板字段的至少一个比特来选择微操作的字段的值，其中模板字段的比特数小于该字段的比特数 微操作。

    Efficient parallel floating point exception handling in a processor
    4.
    发明授权
    Efficient parallel floating point exception handling in a processor 有权
    处理器中的高效并行浮点异常处理

    公开(公告)号：US08103858B2

    公开(公告)日：2012-01-24

    申请号：US12217084

    申请日：2008-06-30

    申请人： Zeev Sperber ,  Shachar Finkelstein ,  Gregory Pribush ,  Arnit Gradstein ,  Guy Bale ,  Thierry Pons

    发明人： Zeev Sperber ,  Shachar Finkelstein ,  Gregory Pribush ,  Arnit Gradstein ,  Guy Bale ,  Thierry Pons

    IPC分类号： G06F9/00

    CPC分类号： G06F9/3861 ,  G06F9/30014 ,  G06F9/30036

    摘要： Methods and apparatus are disclosed for handling floating point exceptions in a processor that executes single-instruction multiple-data (SIMD) instructions. In one embodiment a numerical exception is identified for a SIMD floating point operation and SIMD micro-operations are initiated to generate two packed partial results of a packed result for the SIMD floating point operation. A SIMD denormalization micro-operation is initiated to combine the two packed partial results and to denormalize one or more elements of the combined packed partial results to generate a packed result for the SIMD floating point operation having one or more denormal elements. Flags are set and stored with packed partial results to identify denormal elements. In one embodiment a SIMD normalization micro-operation is initiated to generate a normalized pseudo internal floating point representation prior to the SIMD floating point operation when it uses multiplication.

    摘要翻译： 公开了用于处理执行单指令多数据（SIMD）指令的处理器中的浮点异常的方法和装置。 在一个实施例中，识别用于SIMD浮点运算的数字异常，并启动SIMD微操作以产生用于SIMD浮点运算的打包结果的两个打包部分结果。 启动SIMD非规范化微操作以组合两个打包的部分结果并且对组合的打包部分结果的一个或多个元素进行非规范化，以生成具有一个或多个异常元素的SIMD浮点运算的打包结果。 标志被设置和存储与打包部分结果以识别异常元素。 在一个实施例中，当SIMD标准化微操作在使用乘法时在SIMD浮点运算之前产生归一化的伪内部浮点表示。

    Method and apparatus for pipeline inclusion and instruction restarts in a micro-op cache of a processor
    5.
    发明申请
    Method and apparatus for pipeline inclusion and instruction restarts in a micro-op cache of a processor 有权
    用于处理器的微操作缓存中的管道包含和指令重新启动的方法和装置

    公开(公告)号：US20100138608A1

    公开(公告)日：2010-06-03

    申请号：US12317959

    申请日：2008-12-31

    申请人： Lihu Rappoport ,  Chen Koren ,  Franck Sala ,  Oded Lempel ,  Ido Ouziel ,  Ilhyun Kim ,  Ron Gabor ,  Lior Libis ,  Gregory Pribush

    发明人： Lihu Rappoport ,  Chen Koren ,  Franck Sala ,  Oded Lempel ,  Ido Ouziel ,  Ilhyun Kim ,  Ron Gabor ,  Lior Libis ,  Gregory Pribush

    IPC分类号： G06F12/00

    CPC分类号： G06F12/0806 ,  G06F12/0864 ,  G06F12/0875 ,  G06F12/1045 ,  G06F12/126 ,  Y02D10/13

    摘要： Methods and apparatus for instruction restarts and inclusion in processor micro-op caches are disclosed. Embodiments of micro-op caches have way storage fields to record the instruction-cache ways storing corresponding macroinstructions. Instruction-cache in-use indications associated with the instruction-cache lines storing the instructions are updated upon micro-op cache hits. In-use indications can be located using the recorded instruction-cache ways in micro-op cache lines. Victim-cache deallocation micro-ops are enqueued in a micro-op queue after micro-op cache miss synchronizations, responsive to evictions from the instruction-cache into a victim-cache. Inclusion logic also locates and evicts micro-op cache lines corresponding to the recorded instruction-cache ways, responsive to evictions from the instruction-cache.

    摘要翻译： 公开了用于指令重新启动并包含在处理器微操作高速缓存中的方法和装置。 微操作高速缓存的实施例具有方式存储字段来记录存储相应宏指令的指令高速缓存方式。 与存储指令的指令 - 高速缓存行相关联的指令缓存使用指示在微操作高速缓存命中时被更新。 可以使用微操作高速缓存线中记录的指令高速缓存方式来定位使用中的指示。 受害者缓存释放微操作在微操作高速缓存未命中同步之后的微操作队列中排队，响应于从指令缓存到受害缓存的驱逐。 包含逻辑还定位并排除对应于所记录的指令 - 高速缓存方式的微操作高速缓存行，以响应于来自指令高速缓存的逐出。

    Efficient Parallel Floating Point Exception Handling In A Processor
    6.
    发明申请
    Efficient Parallel Floating Point Exception Handling In A Processor 审中-公开
    处理器中有效的并行浮点异常处理

    公开(公告)号：US20120084533A1

    公开(公告)日：2012-04-05

    申请号：US13325559

    申请日：2011-12-14

    申请人： Zeev Sperber ,  Shachar Finkelstein ,  Gregory Pribush ,  Arnit Gradstein ,  Guy Bale ,  Thierry Pons

    发明人： Zeev Sperber ,  Shachar Finkelstein ,  Gregory Pribush ,  Arnit Gradstein ,  Guy Bale ,  Thierry Pons

    IPC分类号： G06F9/30 ,  G06F9/38 ,  G06F9/302

    CPC分类号： G06F9/3861 ,  G06F9/30014 ,  G06F9/30036

    摘要： Methods and apparatus are disclosed for handling floating point exceptions in a processor that executes single-instruction multiple-data (SIMD) instructions. In one embodiment a numerical exception is identified for a SIMD floating point operation and SIMD micro-operations are initiated to generate two packed partial results of a packed result for the SIMD floating point operation. A SIMD denormalization micro-operation is initiated to combine the two packed partial results and to denormalize one or more elements of the combined packed partial results to generate a packed result for the SIMD floating point operation having one or more denormal elements. Flags are set and stored with packed partial results to identify denormal elements. In one embodiment a SIMD normalization micro-operation is initiated to generate a normalized pseudo internal floating point representation prior to the SIMD floating point operation when it uses multiplication.

    摘要翻译： 公开了用于处理执行单指令多数据（SIMD）指令的处理器中的浮点异常的方法和装置。 在一个实施例中，识别用于SIMD浮点运算的数字异常，并启动SIMD微操作以产生用于SIMD浮点运算的打包结果的两个打包部分结果。 启动SIMD非规范化微操作以组合两个打包的部分结果并且对组合的打包部分结果的一个或多个元素进行非规范化，以生成具有一个或多个异常元素的SIMD浮点运算的打包结果。 标志被设置和存储与打包部分结果以识别异常元素。 在一个实施例中，当SIMD标准化微操作在使用乘法时在SIMD浮点运算之前产生归一化的伪内部浮点表示。

    Apparatus, method and system for fast register renaming using virtual renaming, including by using rename information or a renamed register
    7.
    发明授权
    Apparatus, method and system for fast register renaming using virtual renaming, including by using rename information or a renamed register 失效
    使用虚拟重命名快速注册重命名的装置，方法和系统，包括使用重命名信息或重命名寄存器

    公开(公告)号：US06950928B2

    公开(公告)日：2005-09-27

    申请号：US09822938

    申请日：2001-03-30

    申请人： Ronny Ronen ,  Adi Yoaz ,  Gregory Pribush

    发明人： Ronny Ronen ,  Adi Yoaz ,  Gregory Pribush

    IPC分类号： G06F9/38 ,  G06F9/50

    CPC分类号： G06F9/3861 ,  G06F9/3838 ,  G06F9/384 ,  G06F9/3855 ,  G06F9/3857

    摘要： A method for renaming a source for use with a processor, the method including providing an instruction, building instruction dependency information based on the instruction, caching the instruction based on the instruction dependency information to provide a cached instruction, renaming a register based on the cached instruction to provide a renamed register, and multiplexing the instruction dependency information and the renamed register to rename the source.

    摘要翻译： 一种用于重命名用于处理器的源的方法，所述方法包括提供指令，基于所述指令构建指令依赖性信息，基于所述指令依赖性信息来缓存所述指令以提供缓存指令，基于所述高速缓存指令重命名寄存器 提供重新命名的寄存器的指令，以及多路复用指令依赖性信息和重命名的寄存器来重命名源。

    Distribution of architectural state information in a processor across multiple pipeline stages
    8.
    发明申请
    Distribution of architectural state information in a processor across multiple pipeline stages 审中-公开
    跨多个流水线阶段在处理器中分布架构状态信息

    公开(公告)号：US20050033942A1

    公开(公告)日：2005-02-10

    申请号：US10637417

    申请日：2003-08-08

    申请人： Simcha Gochman ,  Robert Valentine ,  Rafael Spigelman ,  Gregory Pribush

    发明人： Simcha Gochman ,  Robert Valentine ,  Rafael Spigelman ,  Gregory Pribush

    IPC分类号： G06F9/30 ,  G06F9/38

    CPC分类号： G06F9/3842 ,  G06F9/3836 ,  G06F9/3855 ,  G06F9/3863

    摘要： Methods and apparatuses for distributing architectural state information in a processor across multiple pipeline stages are described. An architectural value of a register is represented by a historical value added to an update value which is maintained in a non-final pipeline stage. When an instruction requires the architectural value, a calculation is made and that value is inserted into the pipeline for processing. Recovery of both pre- and post-execution architectural state information is made possible by storing both the update value and the operation to take place on that value for each decoded instruction.

    摘要翻译： 描述了用于在多个流水线级处理器中分布架构状态信息的方法和装置。 寄存器的体系结构值由添加到维护在非最终流水线阶段的更新值的历史值表示。 当指令需要架构值时，进行计算，并将该值插入流水线进行处理。 通过将更新值和对每个解码指令的值进行的操作存储起来，恢复执行前和执行后架构状态信息成为可能。