公开(公告)号：US6061811A

公开(公告)日：2000-05-09

申请号：US961788

申请日：1997-10-31

申请人： James O. Bondi ,  Joel J. Graber ,  Donald E. Steiss ,  John M. Johnsen

发明人： James O. Bondi ,  Joel J. Graber ,  Donald E. Steiss ,  John M. Johnsen

IPC分类号： G06F11/267 ,  G06F11/00

CPC分类号： G06F11/2236

摘要： A microprocessor (10) operating in response to a clock signal (CLK) having a clock period. The microprocessor includes a readable memory (16), and this readable memory stores code (BIST) for performing diagnostic evaluations of the microprocessor. The diagnostic evaluations include a first evaluation to occur under non-failure operation at a first clock period (24) and a last evaluation to occur under non-failure operation at a last clock period (26). The microprocessor further includes circuitry (14) for issuing a series of addresses to the readable memory in order to address the code for performing diagnostic evaluations of the microprocessor. Still further, the microprocessor includes a conductor (D0) externally accessible and for providing a signal from the microprocessor. Lastly, the microprocessor includes circuitry (12) for outputting a diagnostic signal on the externally accessible conductor during performance of the diagnostic evaluations. Given the externally accessible conductor, divergence of the diagnostic signal from a predetermined pattern before the last dock period indicates a failure of the diagnostic evaluations before the last clock period.

摘要翻译： 响应于具有时钟周期的时钟信号（CLK）工作的微处理器（10）。 微处理器包括可读存储器（16），并且该可读存储器存储用于执行微处理器的诊断评估的代码（BIST）。 诊断评估包括在第一时钟周期（24）的非故障操作下进行的第一评估，以及在最后时钟周期（26）的非故障操作下发生的最后评估。 微处理器还包括用于向可读存储器发出一系列地址以便寻址用于执行微处理器的诊断评估的代码的电路（14）。 此外，微处理器包括外部可访问的导体（D0），用于提供来自微处理器的信号。 最后，微处理器包括用于在执行诊断评估期间在外部可访问的导体上输出诊断信号的电路（12）。 给定外部可访问的导体，诊断信号在最后一个停靠期之前的预定模式的发散指示在最后时钟周期之前的诊断评估失败。

公开(公告)号：US5958046A

公开(公告)日：1999-09-28

申请号：US756422

申请日：1996-11-26

申请人： James O. Bondi ,  Jonathan H. Shiell

发明人： James O. Bondi ,  Jonathan H. Shiell

IPC分类号： G06F9/26 ,  G06F9/32 ,  G06F9/00

CPC分类号： G06F9/322 ,  G06F9/265

摘要： A circuit (10) for producing a microprogram memory address (16). This circuit includes circuitry (18I, 18J) for selecting a plurality of condition codes. Additionally, the circuit includes logic circuitry (20) for producing a result by performing logic operations using as operands the selected plurality of condition codes. The result of the logic operations forms a first portion (LSB', or LSB' and NLSB') of the microprogram memory address.

摘要翻译： 一种用于产生微程序存储器地址（16）的电路（10）。 该电路包括用于选择多个条件代码的电路（18I，18J）。 此外，电路包括用于通过使用所选择的多个条件代码的操作数执行逻辑运算来产生结果的逻辑电路（20）。 逻辑运算的结果形成微程序存储器地址的第一部分（LSB'或LSB'和NLSB'）。

公开(公告)号：US06401212B1

公开(公告)日：2002-06-04

申请号：US09708299

申请日：2000-11-08

申请人： James O. Bondi ,  Jonathan H. Shiell

发明人： James O. Bondi ,  Jonathan H. Shiell

IPC分类号： G06F132

CPC分类号： G06F12/0862 ,  G06F9/3824

摘要： In a computer system (10) embodiment, there is included a memory (18) and circuitry (16a) for prefetching information from the memory in response to a prefetch request. The system further includes a system resource (14), wherein the system resource is burdened in response to a prefetch operation by the circuitry for prefetching information. The system resource is also further burdened in response to other circuitry (16b, 16n, 17) using the system resource. The system further includes circuitry (20, 22, 24) for determining a measure of the burden on the system resource. Lastly, the system includes circuitry (26) for prohibiting prefetching of the information by the circuitry for prefetching information responsive to a comparison of the measure of the burden with a threshold. Other circuits, systems, and methods are also disclosed and claimed.

摘要翻译： 在计算机系统（10）实施例中，包括用于响应于预取请求从存储器预取信息的存储器（18）和电路（16a）。 系统还包括系统资源（14），其中系统资源响应于用于预取信息的电路的预取操作而负担。 响应于使用系统资源的其它电路（16b，16n，17），系统资源也进一步负担。 该系统还包括用于确定系统资源负担的度量的电路（20,22,24）。 最后，该系统包括电路（26），用于响应于负担测量与阈值的比较，禁止通过电路预取信息以预取信息。 还公开并要求保护其他电路，系统和方法。

公开(公告)号：US06173410B2

公开(公告)日：2001-01-09

申请号：US08915619

申请日：1997-08-21

申请人： James O. Bondi ,  Jonathan H. Shiell

发明人： James O. Bondi ,  Jonathan H. Shiell

IPC分类号： G06F938

CPC分类号： G06F12/0862 ,  G06F9/3824

摘要： In a computer system (10) embodiment, there is included a memory (18) and circuitry (16a) for prefetching information from the memory in response to a prefetch request. The system further includes a system resource (14), wherein the system resource is burdened in response to a prefetch operation by the circuitry for prefetching information. The system resource is also further burdened in response to other circuitry (16b, 16n, 17) using the system resource. The system further includes circuitry (20, 22, 24) for determining a measure of the burden on the system resource. Lastly, the system includes circuitry (26) for prohibiting prefetching of the information by the circuitry for prefetching information responsive to a comparison of the measure of the burden with a threshold. Other circuits, systems, and methods are also disclosed and claimed.

摘要翻译： 在计算机系统（10）实施例中，包括用于响应于预取请求从存储器预取信息的存储器（18）和电路（16a）。 系统还包括系统资源（14），其中系统资源响应于用于预取信息的电路的预取操作而负担。 响应于使用系统资源的其它电路（16b，16n，17），系统资源也进一步负担。 该系统还包括用于确定系统资源负担的度量的电路（20,22,24）。 最后，该系统包括电路（26），用于响应于负担测量与阈值的比较，禁止通过电路预取信息以预取信息。 还公开并要求保护其他电路，系统和方法。

公开(公告)号：US6119222A

公开(公告)日：2000-09-12

申请号：US994596

申请日：1997-12-19

申请人： Jonathan H. Shiell ,  James O. Bondi

发明人： Jonathan H. Shiell ,  James O. Bondi

IPC分类号： G06F9/38 ,  G06F12/08 ,  G06F9/32

CPC分类号： G06F9/3806 ,  G06F12/0862 ,  G06F9/3802 ,  G06F9/3804 ,  G06F9/383 ,  G06F9/3844

摘要： A microprocessor (10) and corresponding system (300) is disclosed in which prefetch of instruction or data from higher level memory (11; 307; 305) may be performed in combination with a fetch from a lower level cache (16). A branch target buffer (56) has a plurality of entries (63) associated with branching instructions; in addition to the tag field (TAG) and target field (TARGET), each entry (63) includes prefetch fields (PF0 ADDR; PF1 ADDR) containing the addresses of memory prefetches that are to be performed in combination with the fetch of the branch target address. Graduation queue and tag check circuitry (27) is provided to update the contents of the prefetch fields (PF0 ADDR; PF1 ADDR) by interrogating instructions that are executed following the associated branching instruction to detect instructions that involve cache misses, in particular the target of the next later branching instruction.

摘要翻译： 公开了一种微处理器（10）和对应系统（300），其中来自较高级存储器（11; 307; 305）的指令或数据的预取可以与从较低级别高速缓存（16）的提取相结合执行。 分支目标缓冲器（56）具有与分支指令相关联的多个条目（63）; 除了标签字段（TAG）和目标字段（TARGET）之外，每个条目（63）包括预取字段（PF0 ADDR; PF1 ADDR），其包含将与分支的获取结合执行的存储器预取地址 目标地址。 提供毕业队列和标签检查电路（27）以通过询问在相关联的分支指令之后执行的指令来更新预取字段（PF0 ADDR; PF1 ADDR）的内容，以检测涉及高速缓存未命中的指令，特别是涉及高速缓存未命中的指令 下一个分支指令。

公开(公告)号：US5881277A

公开(公告)日：1999-03-09

申请号：US874786

申请日：1997-06-13

申请人： James O. Bondi ,  Simonjit Dutta ,  Ashwini K. Nanda

发明人： James O. Bondi ,  Simonjit Dutta ,  Ashwini K. Nanda

IPC分类号： G06F9/38

CPC分类号： G06F9/382 ,  G06F9/3804 ,  G06F9/3842

摘要： A microprocessor comprising an instruction pipeline (36) comprising a plurality of successive instruction stages. An instruction passes from a beginning stage (38), through a plurality of intermediary stages (40 through 52), and to an ending stage (54) of the plurality of successive instruction stages. The microprocessor also comprises a storage circuit (58) coupled to receive program thread information output from a first stage (48) of the intermediary stages. Still further, the microprocessor comprises selection circuitry (56) comprising a first input, a second input, and an output for outputting output information from its first and second inputs. The first input of the selection circuitry is coupled to receive output information output from the first stage. The second input of the selection circuitry is coupled to receive program thread information output from the storage circuit. The output of the multiplexer is coupled to an input of a second stage (50) of the intermediary stages, wherein the second stage follows the first stage. Other circuits, systems, and methods are also disclosed and claimed.

摘要翻译： 一种微处理器，包括包括多个连续指令级的指令流水线（36）。 指令通过多个中间级（40至52）和多个连续指令级的结束级（54）从初始阶段（38）传递。 微处理器还包括一个存储电路（58），它被耦合以接收从中间级的第一级（48）输出的程序线程信息。 此外，微处理器包括选择电路（56），其包括第一输入端，第二输入端和用于从其第一和第二输入端输出输出信号的输出端。 选择电路的第一输入被耦合以接收从第一级输出的输出信息。 选择电路的第二输入被耦合以接收从存储电路输出的程序线程信息。 多路复用器的输出耦合到中间级的第二级（50）的输入端，其中第二级跟随第一级。 还公开并要求保护其他电路，系统和方法。