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    Scan test application through high-speed serial input/outputs
    1.
    发明授权
    Scan test application through high-speed serial input/outputs 有权
    扫描测试应用程序通过高速串行输入/输出

    公开(公告)号：US08726112B2

    公开(公告)日：2014-05-13

    申请号：US12506250

    申请日：2009-07-20

    申请人： Janusz Rajski ,  Nilanjan Mukherjee ,  Mark A Kassab ,  Thomas H. Rinderknecht ,  Mohamed Dessouky

    发明人： Janusz Rajski ,  Nilanjan Mukherjee ,  Mark A Kassab ,  Thomas H. Rinderknecht ,  Mohamed Dessouky

    IPC分类号： G01R31/28

    CPC分类号： G01R31/318547

    摘要： Methods and devices for using high-speed serial links for scan testing are disclosed. The methods can work with any scheme of scan data compression or with uncompressed scan testing. The protocol and hardware to support high speed data transfer reside on both the tester and the device under test. Control data may be transferred along with scan data or be partially generated on chip. Clock signals for testing may be generated on chip as well. In various implementations, the SerDes (Serializer/Deserializer) may be shared with other applications. The Aurora Protocol may be used to transport industry standard protocols. To compensate for effects of asynchronous operation of a conventional high-speed serial link, buffers may be used. The high-speed serial interface may use a data conversion block to drive test cores.

    摘要翻译： 公开了使用高速串行链路进行扫描测试的方法和装置。 这些方法可以使用任何扫描数据压缩或未压缩扫描测试方案。 支持高速数据传输的协议和硬件位于测试仪和被测设备上。 控制数据可以与扫描数据一起传输或者在芯片上部分产生。 用于测试的时钟信号也可以在芯片上生成。 在各种实现中，SerDes（串行器/解串器）可以与其他应用共享。 极光协议可用于传输行业标准协议。 为了补偿常规高速串行链路的异步操作的影响，可以使用缓冲器。 高速串行接口可以使用数据转换块来驱动测试核心。

    Scan Test Application Through High-Speed Serial Input/Outputs
    2.
    发明申请
    Scan Test Application Through High-Speed Serial Input/Outputs 有权
    通过高速串行输入/输出进行扫描测试应用

    公开(公告)号：US20100313089A1

    公开(公告)日：2010-12-09

    申请号：US12506250

    申请日：2009-07-20

    申请人： Janusz Rajski ,  Nilanjan Mukherjee ,  Mark A. Kassab ,  Thomas H. Rinderknecht ,  Mohamed Dessouky

    发明人： Janusz Rajski ,  Nilanjan Mukherjee ,  Mark A. Kassab ,  Thomas H. Rinderknecht ,  Mohamed Dessouky

    IPC分类号： G01R31/3177 ,  G06F11/25

    CPC分类号： G01R31/318547

    摘要： Methods and devices for using high-speed serial links for scan testing are disclosed. The methods can work with any scheme of scan data compression or with uncompressed scan testing. The protocol and hardware to support high speed data transfer reside on both the tester and the device under test. Control data may be transferred along with scan data or be partially generated on chip. Clock signals for testing may be generated on chip as well. In various implementations, the SerDes (Serializer/Deserializer) may be shared with other applications. The Aurora Protocol may be used to transport industry standard protocols. To compensate for effects of asynchronous operation of a conventional high-speed serial link, buffers may be used. The high-speed serial interface may use a data conversion block to drive test cores.

    摘要翻译： 公开了使用高速串行链路进行扫描测试的方法和装置。 这些方法可以使用任何扫描数据压缩或未压缩扫描测试方案。 支持高速数据传输的协议和硬件位于测试仪和被测设备上。 控制数据可以与扫描数据一起传输或者在芯片上部分产生。 用于测试的时钟信号也可以在芯片上生成。 在各种实现中，SerDes（串行器/解串器）可以与其他应用共享。 极光协议可用于传输行业标准协议。 为了补偿常规高速串行链路的异步操作的效果，可以使用缓冲器。 高速串行接口可以使用数据转换块来驱动测试核心。

    Test scheduling with pattern-independent test access mechanism
    3.
    发明授权
    Test scheduling with pattern-independent test access mechanism 有权
    测试调度与模式无关的测试访问机制

    公开(公告)号：US09088522B2

    公开(公告)日：2015-07-21

    申请号：US13980287

    申请日：2012-01-17

    申请人： Janusz Rajski ,  Mark A Kassab ,  Grzegorz Mrugalski ,  Nilanjan Mukherjee ,  Jakub Janicki ,  Jerzy Tyszer ,  Avijit Dutta

    发明人： Janusz Rajski ,  Mark A Kassab ,  Grzegorz Mrugalski ,  Nilanjan Mukherjee ,  Jakub Janicki ,  Jerzy Tyszer ,  Avijit Dutta

    IPC分类号： H04L12/26 ,  G01R31/3183 ,  G06F11/263

    CPC分类号： H04L43/50 ,  G01R31/318335 ,  G06F11/263

    摘要： Disclosed are representative embodiments of methods, apparatus, and systems for test scheduling for testing a plurality of cores in a system on circuit. Test data are encoded to derive compressed test patterns that require small numbers of core input channels. Core input/output channel requirement information for each of the compressed test patterns is determined accordingly. The compressed patterns are grouped into test pattern classes. The formation of the test pattern classes is followed by allocation circuit input and output channels and test application time slots that may comprise merging complementary test pattern classes into clusters that can work with a particular test access mechanism. The test access mechanism may be designed independent of the test data.

    摘要翻译： 公开了用于在电路系统中测试多个核的测试调度的方法，装置和系统的代表性实施例。 编码测试数据以导出需要少量核心输入通道的压缩测试模式。 相应地确定每个压缩测试图案的核心输入/输出通道要求信息。 压缩的模式被分组成测试模式类。 测试模式类的形成之后是分配电路输入和输出通道以及测试应用时隙，其可以包括将互补测试模式类合并成可以与特定测试访问机制一起工作的集群。 可以独立于测试数据设计测试访问机制。

    Test Scheduling and Test Access in Test Compression Environment
    5.
    发明申请
    Test Scheduling and Test Access in Test Compression Environment 审中-公开
    测试压缩环境中的测试调度和测试访问

    公开(公告)号：US20150285854A1

    公开(公告)日：2015-10-08

    申请号：US13635683

    申请日：2011-03-16

    申请人： Mark A. Kassab ,  Grzegorz Mrugalski ,  Nilanjan Mukherjee ,  Janusz Rajski ,  Jakub Janicki ,  Tyszer Jerzy

    发明人： Mark A. Kassab ,  Grzegorz Mrugalski ,  Nilanjan Mukherjee ,  Janusz Rajski ,  Jakub Janicki ,  Tyszer Jerzy

    IPC分类号： G01R31/28

    CPC分类号： G01R31/2834 ,  G01R31/2851 ,  G01R31/318335 ,  G01R31/318547 ,  G01R31/31921

    摘要： Disclosed are representative embodiments of methods, apparatus, and systems for test scheduling and test access in a test compression environment. Clusters of test patterns for testing a plurality of cores in a circuit are formed based on test information that includes compressed test data, corresponding tester channel requirements and correlated cores. The formation of test pattern clusters is followed by tester channel allocation. A best-fit scheme or a balanced-fit scheme may be employed to generate channel allocation information. A test access circuit for dynamic channel allocation can be designed based on the channel allocation information.

    摘要翻译： 公开了测试压缩环境中用于测试调度和测试访问的方法，装置和系统的代表性实施例。 基于包括压缩测试数据，对应的测试仪通道要求和相关核心的测试信息形成用于测试电路中的多个核心的测试模式的集群。 测试模式集群的形成之后是测试者信道分配。 可以采用最佳拟合方案或平衡拟合方案来产生信道分配信息。 可以基于信道分配信息来设计用于动态信道分配的测试接入电路。

    Test Scheduling With Pattern-Independent Test Access Mechanism
    6.
    发明申请
    Test Scheduling With Pattern-Independent Test Access Mechanism 有权
    测试调度与模式无关测试访问机制

    公开(公告)号：US20130290795A1

    公开(公告)日：2013-10-31

    申请号：US13980287

    申请日：2012-01-17

    申请人： Janusz Rajski ,  Mark A. Kassab ,  Grzegorz Mrugalski ,  Nilanjan Mukherjee ,  Jakub Janicki ,  Jerzy Tyszer ,  Avijit Dutta

    发明人： Janusz Rajski ,  Mark A. Kassab ,  Grzegorz Mrugalski ,  Nilanjan Mukherjee ,  Jakub Janicki ,  Jerzy Tyszer ,  Avijit Dutta

    IPC分类号： H04L12/26

    CPC分类号： H04L43/50 ,  G01R31/318335 ,  G06F11/263

    摘要： Disclosed are representative embodiments of methods, apparatus, and systems for test scheduling for testing a plurality of cores in a system on circuit. Test data are encoded to derive compressed test patterns that require small numbers of core input channels. Core input/output channel requirement information for each of the compressed test patterns is determined accordingly. The compressed patterns are grouped into test pattern classes. The formation of the test pattern classes is followed by allocation circuit input and output channels and test application time slots that may comprise merging complementary test pattern classes into clusters that can work with a particular test access mechanism. The test access mechanism may be designed independent of the test data.

    摘要翻译： 公开了用于在电路系统中测试多个核的测试调度的方法，装置和系统的代表性实施例。 编码测试数据以导出需要少量核心输入通道的压缩测试模式。 相应地确定每个压缩测试图案的核心输入/输出通道要求信息。 压缩的模式被分组成测试模式类。 测试模式类的形成之后是分配电路输入和输出通道以及测试应用时隙，其可以包括将互补测试模式类合并成可以与特定测试访问机制一起工作的集群。 可以独立于测试数据设计测试访问机制。

    Method for synthesizing linear finite state machines
    8.
    发明授权
    Method for synthesizing linear finite state machines 有权
    线性有限状态机的合成方法

    公开(公告)号：US08024387B2

    公开(公告)日：2011-09-20

    申请号：US11894393

    申请日：2007-08-20

    申请人： Janusz Rajski ,  Jerzy Tyszer ,  Mark Kassab ,  Nilanjan Mukherjee

    发明人： Janusz Rajski ,  Jerzy Tyszer ,  Mark Kassab ,  Nilanjan Mukherjee

    IPC分类号： G06F7/58

    CPC分类号： G06F7/584 ,  G06F2207/583 ,  H03K3/84

    摘要： Method and apparatus for synthesizing high-performance linear finite state machines (LFSMs) such as linear feedback shift registers (LFSRs) or cellular automata (CA). Given a characteristic polynomial for the circuit, the method obtains an original LFSM circuit such as a type I or type II LFSR. Feedback connections within the original circuit are then determined. Subsequently, a number of transformations that shift the feedback connections can be applied in such a way that properties of the original circuit are preserved in a modified LFSM circuit. In particular, if the original circuit is represented by a primitive characteristic polynomial, the method preserves the maximum-length property of the original circuit in the modified circuit and enables the modified circuit to produce the same m-sequence as the original circuit. Through the various transformations, a modified LFSM circuit can be created that provides higher performance through shorter feedback connection lines, fewer levels of logic, and lower internal fan-out.

    摘要翻译： 用于合成诸如线性反馈移位寄存器（LFSR）或细胞自动机（CA）的高性能线性有限状态机（LFSM）的方法和装置。 给定电路的特征多项式，该方法获得原始的LFSM电路，如I型或II型LFSR。 然后确定原始电路内的反馈连接。 随后，可以以使原始电路的特性保留在修改的LFSM电路中的方式来应用移动反馈连接的多个变换。 特别地，如果原始电路由原始特征多项式表示，则该方法保留修改电路中原始电路的最大长度特性，并使修改电路能够产生与原始电路相同的m序列。 通过各种转换，可以创建一个修改后的LFSM电路，通过较短的反馈连接线路提供更高的性能，更低的逻辑电平和更低的内部扇出。

    CONTINUOUS APPLICATION AND DECOMPRESSION OF TEST PATTERNS AND SELECTIVE COMPACTION OF TEST RESPONSES
    9.
    发明申请
    CONTINUOUS APPLICATION AND DECOMPRESSION OF TEST PATTERNS AND SELECTIVE COMPACTION OF TEST RESPONSES 有权
    测试模式的连续应用和分解以及测试响应的选择性压缩

    公开(公告)号：US20110214026A1

    公开(公告)日：2011-09-01

    申请号：US13013712

    申请日：2011-01-25

    申请人： Janusz Rajski ,  Jerzy Tyszer ,  Mark Kassab ,  Nilanjan Mukherjee

    发明人： Janusz Rajski ,  Jerzy Tyszer ,  Mark Kassab ,  Nilanjan Mukherjee

    IPC分类号： G06F11/25

    CPC分类号： G01R31/318547

    摘要： A method for applying test patterns to scan chains in a circuit-under-test. The method includes providing a compressed test pattern of bits; decompressing the compressed test pattern into a decompressed test pattern of bits as the compressed test pattern is being provided; and applying the decompressed test pattern to scan chains of the circuit-under-test. The actions of providing the compressed test pattern, decompressing the compressed test pattern, and applying the decompressed pattern are performed synchronously at the same or different clock rates, depending on the way in which the decompressed bits are to be generated. A circuit that performs the decompression includes a decompressor such as a linear finite state machine adapted to receive a compressed test pattern of bits. The decompressor decompresses the test pattern into a decompressed test pattern of bits as the compressed test pattern is being received.

    摘要翻译： 在测试电路中将测试图案应用于扫描链的方法。 该方法包括提供比特的压缩测试模式; 将压缩的测试图案解压缩为被提供的压缩测试图案的解压缩测试图案; 以及将解压缩的测试图案应用于扫描电路被测电路。 取决于要生成解压缩位的方式，以相同或不同的时钟速率同步地执行提供压缩测试模式，解压缩压缩测试模式和应用解压缩模式的动作。 执行解压缩的电路包括解压缩器，例如适于接收压缩的位测试模式的线性有限状态机。 解压缩器将压缩的测试模式正在接收时，将测试模式解压缩为解压缩的位测试模式。

    Method and apparatus for selectively compacting test reponses
    10.
    发明申请
    Method and apparatus for selectively compacting test reponses 有权
    用于选择性压实测试报告的方法和设备

    公开(公告)号：US20050097419A1

    公开(公告)日：2005-05-05

    申请号：US10973522

    申请日：2004-10-25

    申请人： Janusz Rajski ,  Mark Kassab ,  Nilanjan Mukherjee ,  Jerzy Tyszer

    发明人： Janusz Rajski ,  Mark Kassab ,  Nilanjan Mukherjee ,  Jerzy Tyszer

    IPC分类号： G01R31/28 ,  G01R31/3185 ,  H01L21/822 ,  H01L27/04 ,  G06F11/00

    CPC分类号： G01R31/318547

    摘要： A method and apparatus to compact test responses containing unknown values or multiple fault effects in a deterministic test environment. The proposed selective compactor employs a linear compactor with selection circuitry for selectively passing test responses to the compactor. In one embodiment, gating logic is controlled by a control register, a decoder, and flag registers. This circuitry, in conjunction with any conventional parallel test-response compaction scheme, allows control circuitry to selectively enable serial outputs of desired scan chains to be fed into a parallel compactor at a particular clock rate. A first flag register determines whether all, or only some, scan chain outputs are enabled and fed through the compactor. A second flag register determines if the scan chain selected by the selector register is enabled and all other scan chains are disabled, or the selected scan chain is disabled and all other scan chains are enabled. Other embodiments allow selective masking of a variable number of scan chain outputs.

    摘要翻译： 一种在确定性测试环境中压缩包含未知值或多个故障效应的测试响应的方法和装置。 所提出的选择性压实机采用具有用于选择性地将测试响应传递给压实机的选择电路的线性压实机。 在一个实施例中，门控逻辑由控制寄存器，解码器和标志寄存器控制。 该电路结合任何常规的并行测试响应压缩方案，允许控制电路选择性地使所需扫描链的串行输出以特定时钟速率馈送到并联压实机。 第一个标志寄存器确定是否启用所有或只有一些扫描链输出并通过压实器馈送。 第二个标志寄存器确定选择器寄存器选择的扫描链是否启用，所有其他扫描链是禁用的，还是禁用所选扫描链，并启用所有其他扫描链。 其他实施例允许对可变数目的扫描链输出的选择性掩蔽。