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    Scan test application through high-speed serial input/outputs
    1.
    发明授权
    Scan test application through high-speed serial input/outputs 有权
    扫描测试应用程序通过高速串行输入/输出

    公开(公告)号：US08726112B2

    公开(公告)日：2014-05-13

    申请号：US12506250

    申请日：2009-07-20

    申请人： Janusz Rajski ,  Nilanjan Mukherjee ,  Mark A Kassab ,  Thomas H. Rinderknecht ,  Mohamed Dessouky

    发明人： Janusz Rajski ,  Nilanjan Mukherjee ,  Mark A Kassab ,  Thomas H. Rinderknecht ,  Mohamed Dessouky

    IPC分类号： G01R31/28

    CPC分类号： G01R31/318547

    摘要： Methods and devices for using high-speed serial links for scan testing are disclosed. The methods can work with any scheme of scan data compression or with uncompressed scan testing. The protocol and hardware to support high speed data transfer reside on both the tester and the device under test. Control data may be transferred along with scan data or be partially generated on chip. Clock signals for testing may be generated on chip as well. In various implementations, the SerDes (Serializer/Deserializer) may be shared with other applications. The Aurora Protocol may be used to transport industry standard protocols. To compensate for effects of asynchronous operation of a conventional high-speed serial link, buffers may be used. The high-speed serial interface may use a data conversion block to drive test cores.

    摘要翻译： 公开了使用高速串行链路进行扫描测试的方法和装置。 这些方法可以使用任何扫描数据压缩或未压缩扫描测试方案。 支持高速数据传输的协议和硬件位于测试仪和被测设备上。 控制数据可以与扫描数据一起传输或者在芯片上部分产生。 用于测试的时钟信号也可以在芯片上生成。 在各种实现中，SerDes（串行器/解串器）可以与其他应用共享。 极光协议可用于传输行业标准协议。 为了补偿常规高速串行链路的异步操作的影响，可以使用缓冲器。 高速串行接口可以使用数据转换块来驱动测试核心。

    Scan Test Application Through High-Speed Serial Input/Outputs
    2.
    发明申请
    Scan Test Application Through High-Speed Serial Input/Outputs 有权
    通过高速串行输入/输出进行扫描测试应用

    公开(公告)号：US20100313089A1

    公开(公告)日：2010-12-09

    申请号：US12506250

    申请日：2009-07-20

    申请人： Janusz Rajski ,  Nilanjan Mukherjee ,  Mark A. Kassab ,  Thomas H. Rinderknecht ,  Mohamed Dessouky

    发明人： Janusz Rajski ,  Nilanjan Mukherjee ,  Mark A. Kassab ,  Thomas H. Rinderknecht ,  Mohamed Dessouky

    IPC分类号： G01R31/3177 ,  G06F11/25

    CPC分类号： G01R31/318547

    摘要： Methods and devices for using high-speed serial links for scan testing are disclosed. The methods can work with any scheme of scan data compression or with uncompressed scan testing. The protocol and hardware to support high speed data transfer reside on both the tester and the device under test. Control data may be transferred along with scan data or be partially generated on chip. Clock signals for testing may be generated on chip as well. In various implementations, the SerDes (Serializer/Deserializer) may be shared with other applications. The Aurora Protocol may be used to transport industry standard protocols. To compensate for effects of asynchronous operation of a conventional high-speed serial link, buffers may be used. The high-speed serial interface may use a data conversion block to drive test cores.

    摘要翻译： 公开了使用高速串行链路进行扫描测试的方法和装置。 这些方法可以使用任何扫描数据压缩或未压缩扫描测试方案。 支持高速数据传输的协议和硬件位于测试仪和被测设备上。 控制数据可以与扫描数据一起传输或者在芯片上部分产生。 用于测试的时钟信号也可以在芯片上生成。 在各种实现中，SerDes（串行器/解串器）可以与其他应用共享。 极光协议可用于传输行业标准协议。 为了补偿常规高速串行链路的异步操作的效果，可以使用缓冲器。 高速串行接口可以使用数据转换块来驱动测试核心。

    Test scheduling with pattern-independent test access mechanism
    3.
    发明授权
    Test scheduling with pattern-independent test access mechanism 有权
    测试调度与模式无关的测试访问机制

    公开(公告)号：US09088522B2

    公开(公告)日：2015-07-21

    申请号：US13980287

    申请日：2012-01-17

    申请人： Janusz Rajski ,  Mark A Kassab ,  Grzegorz Mrugalski ,  Nilanjan Mukherjee ,  Jakub Janicki ,  Jerzy Tyszer ,  Avijit Dutta

    发明人： Janusz Rajski ,  Mark A Kassab ,  Grzegorz Mrugalski ,  Nilanjan Mukherjee ,  Jakub Janicki ,  Jerzy Tyszer ,  Avijit Dutta

    IPC分类号： H04L12/26 ,  G01R31/3183 ,  G06F11/263

    CPC分类号： H04L43/50 ,  G01R31/318335 ,  G06F11/263

    摘要： Disclosed are representative embodiments of methods, apparatus, and systems for test scheduling for testing a plurality of cores in a system on circuit. Test data are encoded to derive compressed test patterns that require small numbers of core input channels. Core input/output channel requirement information for each of the compressed test patterns is determined accordingly. The compressed patterns are grouped into test pattern classes. The formation of the test pattern classes is followed by allocation circuit input and output channels and test application time slots that may comprise merging complementary test pattern classes into clusters that can work with a particular test access mechanism. The test access mechanism may be designed independent of the test data.

    摘要翻译： 公开了用于在电路系统中测试多个核的测试调度的方法，装置和系统的代表性实施例。 编码测试数据以导出需要少量核心输入通道的压缩测试模式。 相应地确定每个压缩测试图案的核心输入/输出通道要求信息。 压缩的模式被分组成测试模式类。 测试模式类的形成之后是分配电路输入和输出通道以及测试应用时隙，其可以包括将互补测试模式类合并成可以与特定测试访问机制一起工作的集群。 可以独立于测试数据设计测试访问机制。

    Test Scheduling and Test Access in Test Compression Environment
    4.
    发明申请
    Test Scheduling and Test Access in Test Compression Environment 审中-公开
    测试压缩环境中的测试调度和测试访问

    公开(公告)号：US20150285854A1

    公开(公告)日：2015-10-08

    申请号：US13635683

    申请日：2011-03-16

    申请人： Mark A. Kassab ,  Grzegorz Mrugalski ,  Nilanjan Mukherjee ,  Janusz Rajski ,  Jakub Janicki ,  Tyszer Jerzy

    发明人： Mark A. Kassab ,  Grzegorz Mrugalski ,  Nilanjan Mukherjee ,  Janusz Rajski ,  Jakub Janicki ,  Tyszer Jerzy

    IPC分类号： G01R31/28

    CPC分类号： G01R31/2834 ,  G01R31/2851 ,  G01R31/318335 ,  G01R31/318547 ,  G01R31/31921

    摘要： Disclosed are representative embodiments of methods, apparatus, and systems for test scheduling and test access in a test compression environment. Clusters of test patterns for testing a plurality of cores in a circuit are formed based on test information that includes compressed test data, corresponding tester channel requirements and correlated cores. The formation of test pattern clusters is followed by tester channel allocation. A best-fit scheme or a balanced-fit scheme may be employed to generate channel allocation information. A test access circuit for dynamic channel allocation can be designed based on the channel allocation information.

    摘要翻译： 公开了测试压缩环境中用于测试调度和测试访问的方法，装置和系统的代表性实施例。 基于包括压缩测试数据，对应的测试仪通道要求和相关核心的测试信息形成用于测试电路中的多个核心的测试模式的集群。 测试模式集群的形成之后是测试者信道分配。 可以采用最佳拟合方案或平衡拟合方案来产生信道分配信息。 可以基于信道分配信息来设计用于动态信道分配的测试接入电路。

    Test Scheduling With Pattern-Independent Test Access Mechanism
    5.
    发明申请
    Test Scheduling With Pattern-Independent Test Access Mechanism 有权
    测试调度与模式无关测试访问机制

    公开(公告)号：US20130290795A1

    公开(公告)日：2013-10-31

    申请号：US13980287

    申请日：2012-01-17

    申请人： Janusz Rajski ,  Mark A. Kassab ,  Grzegorz Mrugalski ,  Nilanjan Mukherjee ,  Jakub Janicki ,  Jerzy Tyszer ,  Avijit Dutta

    发明人： Janusz Rajski ,  Mark A. Kassab ,  Grzegorz Mrugalski ,  Nilanjan Mukherjee ,  Jakub Janicki ,  Jerzy Tyszer ,  Avijit Dutta

    IPC分类号： H04L12/26

    CPC分类号： H04L43/50 ,  G01R31/318335 ,  G06F11/263

    摘要： Disclosed are representative embodiments of methods, apparatus, and systems for test scheduling for testing a plurality of cores in a system on circuit. Test data are encoded to derive compressed test patterns that require small numbers of core input channels. Core input/output channel requirement information for each of the compressed test patterns is determined accordingly. The compressed patterns are grouped into test pattern classes. The formation of the test pattern classes is followed by allocation circuit input and output channels and test application time slots that may comprise merging complementary test pattern classes into clusters that can work with a particular test access mechanism. The test access mechanism may be designed independent of the test data.

    摘要翻译： 公开了用于在电路系统中测试多个核的测试调度的方法，装置和系统的代表性实施例。 编码测试数据以导出需要少量核心输入通道的压缩测试模式。 相应地确定每个压缩测试图案的核心输入/输出通道要求信息。 压缩的模式被分组成测试模式类。 测试模式类的形成之后是分配电路输入和输出通道以及测试应用时隙，其可以包括将互补测试模式类合并成可以与特定测试访问机制一起工作的集群。 可以独立于测试数据设计测试访问机制。

    Fault diagnosis for non-volatile memories
    8.
    发明授权
    Fault diagnosis for non-volatile memories 有权
    非易失性存储器的故障诊断

    公开(公告)号：US08356222B2

    公开(公告)日：2013-01-15

    申请号：US12718822

    申请日：2010-03-05

    申请人： Nilanjan Mukherjee ,  Artur Pogiel ,  Janusz Rajski ,  Jerzy Tyszer

    发明人： Nilanjan Mukherjee ,  Artur Pogiel ,  Janusz Rajski ,  Jerzy Tyszer

    IPC分类号： G01R31/28

    CPC分类号： G11C29/40 ,  G11C16/04 ,  G11C17/14 ,  G11C29/20 ,  G11C29/56 ,  G11C29/56008 ,  G11C2029/0401 ,  G11C2029/1208 ,  G11C2029/5606

    摘要： Fault diagnosis techniques for non-volatile memories are disclosed. The techniques are based on deterministic partitioning of rows and/or columns of cells in a memory array. Through deterministic partitioning, signatures are generated for identification of failing rows, columns and single memory cells. A row/column selector or a combined row and column selector may be built on chip to implement the process of deterministic partitioning. An optional shadow register may be used to transfer obtained signatures to an automated test equipment (ATE).

    摘要翻译： 公开了用于非易失性存储器的故障诊断技术。 这些技术基于对存储器阵列中的单元格行和/或列的确定性划分。 通过确定性分区，生成签名以识别失败的行，列和单个存储单元。 行/列选择器或组合的行和列选择器可以构建在芯片上以实现确定性分区的过程。 可以使用可选的影子寄存器将获得的签名转移到自动测试设备（ATE）。

    Test pattern compression for an integrated circuit test environment
    9.
    发明授权
    Test pattern compression for an integrated circuit test environment 有权
    用于集成电路测试环境的测试模式压缩

    公开(公告)号：US07900104B2

    公开(公告)日：2011-03-01

    申请号：US12405409

    申请日：2009-03-17

    申请人： Janusz Rajski ,  Mark Kassab ,  Nilanjan Mukherjee ,  Jerzy Tyszer

    发明人： Janusz Rajski ,  Mark Kassab ,  Nilanjan Mukherjee ,  Jerzy Tyszer

    IPC分类号： G01R31/28

    CPC分类号： G01R31/318335 ,  G01R31/318371 ,  G01R31/318547

    摘要： A method for compressing test patterns to be applied to scan chains in a circuit under test. The method includes generating symbolic expressions that are associated with scan cells within the scan chains. The symbolic expressions are created by assigning variables to bits on external input channels supplied to the circuit under test. Using symbolic simulation, the variables are applied to a decompressor to obtain the symbolic expressions. A test cube is created using a deterministic pattern that assigns values to the scan cells to test faults within the integrated circuit. A set of equations is formulated by equating the assigned values in the test cube to the symbolic expressions associated with the corresponding scan cell. The equations are solved to obtain the compressed test pattern.

    摘要翻译： 一种用于压缩被测电路中扫描链应用的测试图案的方法。 该方法包括生成与扫描链内的扫描单元相关联的符号表达式。 通过将变量分配给提供给被测电路的外部输入通道上的位来创建符号表达式。 使用符号仿真，将变量应用于解压缩器以获取符号表达式。 使用确定性模式创建测试立方体，该模式为扫描单元分配值以测试集成电路中的故障。 通过将测试立方体中的分配值与与相应扫描单元相关联的符号表达式进行等价来表示一组方程式。 求解等式以获得压缩测试图案。

    Continuous application and decompression of test patterns to a circuit-under-test
    10.
    发明授权
    Continuous application and decompression of test patterns to a circuit-under-test 有权
    将测试模式连续应用和解压缩到被测电路

    公开(公告)号：US07877656B2

    公开(公告)日：2011-01-25

    申请号：US12352994

    申请日：2009-01-13

    申请人： Janusz Rajski ,  Mark Kassab ,  Nilanjan Mukherjee ,  Jerzy Tyszer

    发明人： Janusz Rajski ,  Mark Kassab ,  Nilanjan Mukherjee ,  Jerzy Tyszer

    IPC分类号： G01R31/28

    CPC分类号： G01R31/318335 ,  G01R31/31813 ,  G01R31/318547

    摘要： A method for applying test patterns to scan chains in a circuit-under-test. The method includes providing a compressed test pattern of bits; decompressing the compressed test pattern into a decompressed test pattern of bits as the compressed test pattern is being provided; and applying the decompressed test pattern to scan chains of the circuit-under-test. The actions of providing the compressed test pattern, decompressing the compressed test pattern, and applying the decompressed pattern are performed synchronously at the same or different clock rates, depending on the way in which the decompressed bits are to be generated. A circuit that performs the decompression includes a decompressor such as a linear feedbackstate machine adapted to receive a compressed test pattern of bits. The decompressor decompresses the test pattern into a decompressed test pattern of bits as the compressed test pattern is being received. The circuit further includes scan chains for testing circuit logic, the scan chains coupled to the decompressor and adapted to receive the decompressed test pattern.

    摘要翻译： 在测试电路中将测试图案应用于扫描链的方法。 该方法包括提供比特的压缩测试模式; 将压缩的测试图案解压缩为被提供的压缩测试图案的解压缩测试图案; 以及将解压缩的测试图案应用于扫描电路被测电路。 取决于要生成解压缩位的方式，以相同或不同的时钟速率同步地执行提供压缩测试模式，解压缩压缩测试模式和应用解压缩模式的动作。 执行解压缩的电路包括解压缩器，例如适于接收压缩的比特测试模式的线性反馈状态机。 解压缩器将压缩的测试模式正在接收时，将测试模式解压缩为解压缩的位测试模式。 电路还包括用于测试电路逻辑的扫描链，扫描链耦合到解压缩器并适于接收解压缩的测试图案。