公开(公告)号：US20130302974A1

公开(公告)日：2013-11-14

申请号：US13466247

申请日：2012-05-08

申请人： Jens Hahn ,  Torsten Huisinga ,  Klaus Hempel ,  Oisin Kenny

发明人： Jens Hahn ,  Torsten Huisinga ,  Klaus Hempel ,  Oisin Kenny

IPC分类号： H01L21/283

CPC分类号： H01L29/66545 ,  H01L21/28088 ,  H01L21/823842

摘要： Generally, the present disclosure is directed to forming conductive metal fill materials in replacement gate electrodes using reduced deposition temperatures. One illustrative method disclosed herein includes, among other things, forming a sacrificial gate structure above a semiconductor layer, the sacrificial gate structure including a dummy gate electrode, and forming a gate cavity by removing at least the dummy gate electrode from above the semiconductor layer. The disclosed method further includes forming a work-function material of a replacement metal gate electrode in the gate cavity, and forming a conductive metal fill material in the gate cavity and above the work-function material, wherein forming the conductive metal fill material includes performing a material deposition process at a temperature below approximately 450° C.

摘要翻译： 通常，本公开涉及使用降低的沉积温度在置换栅电极中形成导电金属填充材料。 本文公开的一种说明性方法包括在半导体层之上形成牺牲栅极结构，牺牲栅极结构包括伪栅电极，以及通过从半导体层上方去除至少虚拟栅极电极而形成栅极腔。 所公开的方法还包括在栅腔中形成替代金属栅电极的功函件材料，并且在栅腔中形成导电金属填充材料并在功函材料之上形成导电金属填充材料，其中形成导电金属填充材料包括执行 在低于约450℃的温度下的材料沉积工艺

公开(公告)号：US20130302989A1

公开(公告)日：2013-11-14

申请号：US13466215

申请日：2012-05-08

申请人： Oisin Kenny ,  Torsten Huisinga

发明人： Oisin Kenny ,  Torsten Huisinga

IPC分类号： H01L21/768

CPC分类号： H01L21/76816 ,  H01L21/0337 ,  H01L21/31144

摘要： Generally, the present disclosure is directed to methods for reducing line edge roughness in hardmask integration schemes that are used for forming interconnect structures, such as conductive lines and the like. One illustrative method disclosed herein includes, among other things, forming a metal hardmask above a dielectric material and forming a first opening in the metal hardmask, the first opening comprising sidewalls, and the sidewalls having a surface roughness. The disclosed method further includes reducing the surface roughness of the sidewalls, and using the first opening with the sidewalls of reduced surface roughness to form a second opening in the dielectric material.

摘要翻译： 通常，本公开涉及用于减少用于形成互连结构（例如导线等）的硬掩模集成方案中的线边缘粗糙度的方法。 本文公开的一种说明性方法包括在电介质材料之上形成金属硬掩模并在金属硬掩模中形成第一开口，第一开口包括侧壁，并且侧壁具有表面粗糙度。 所公开的方法还包括减小侧壁的表面粗糙度，并且使用具有减小的表面粗糙度的侧壁的第一开口在电介质材料中形成第二开口。

公开(公告)号：US08598714B2

公开(公告)日：2013-12-03

申请号：US12970553

申请日：2010-12-16

申请人： Torsten Huisinga ,  Michael Grillberger ,  Jens Hahn

发明人： Torsten Huisinga ,  Michael Grillberger ,  Jens Hahn

IPC分类号： H01L23/48

CPC分类号： H01L21/76898 ,  H01L21/7682 ,  H01L23/481 ,  H01L23/562 ,  H01L2924/0002 ,  H01L2924/00

摘要： In a semiconductor device, through hole vias or through silicon vias (TSV) may be formed so as to include an efficient stress relaxation mechanism, for instance provided on the basis of a stress relaxation layer, in order to reduce or compensate for stress forces caused by a pronounced change in volume of the conductive fill materials of the through hole vias. In this manner, the high risk of creating cracks and delamination events in conventional semiconductor devices may be significantly reduced.

摘要翻译： 在半导体器件中，可以形成通孔过孔或通过硅通孔（TSV），以便包括例如基于应力松弛层提供的有效的应力松弛机构，以便减少或补偿所引起的应力 通过通孔过孔的导电填充材料的体积显着变化。 以这种方式，可以显着降低在常规半导体器件中产生裂纹和分层事件的高风险。

公开(公告)号：US08859418B2

公开(公告)日：2014-10-14

申请号：US13348256

申请日：2012-01-11

申请人： Torsten Huisinga ,  Jens Hahn ,  Kai Frohberg

发明人： Torsten Huisinga ,  Jens Hahn ,  Kai Frohberg

IPC分类号： H01L21/4763

CPC分类号： H01L21/76816 ,  H01L21/31144

摘要： Disclosed herein are various methods of forming conductive structures, such as conductive lines and vias, using a dual metal hard mask integration technique. In one example, the method includes forming a first layer of insulating material, forming a first patterned metal hard mask layer above the first layer of insulating material, forming a second patterned metal hard mask layer above the first patterned metal hard mask layer, performing at least one etching process through both of the second patterned metal hard mask layer and the first patterned metal hard mask layer to define a trench in the first layer of insulating material and forming a conductive structure in the trench.

摘要翻译： 本文公开了使用双金属硬掩模积分技术形成导电结构（例如导电线和通孔）的各种方法。 在一个示例中，该方法包括形成第一绝缘材料层，在第一绝缘材料层上方形成第一图案化金属硬掩模层，在第一图案化金属硬掩模层上方形成第二图案化金属硬掩模层， 通过所述第二图案化金属硬掩模层和所述第一图案化金属硬掩模层之间的至少一个蚀刻工艺来限定所述第一绝缘材料层中的沟槽并在所述沟槽中形成导电结构。

公开(公告)号：US20130178057A1

公开(公告)日：2013-07-11

申请号：US13348256

申请日：2012-01-11

申请人： Torsten Huisinga ,  Jens Hahn ,  Kai Frohberg

发明人： Torsten Huisinga ,  Jens Hahn ,  Kai Frohberg

IPC分类号： H01L21/768

CPC分类号： H01L21/76816 ,  H01L21/31144

摘要： Disclosed herein are various methods of forming conductive structures, such as conductive lines and vias, using a dual metal hard mask integration technique. In one example, the method includes forming a first layer of insulating material, forming a first patterned metal hard mask layer above the first layer of insulating material, forming a second patterned metal hard mask layer above the first patterned metal hard mask layer, performing at least one etching process through both of the second patterned metal hard mask layer and the first patterned metal hard mask layer to define a trench in the first layer of insulating material and forming a conductive structure in the trench.

摘要翻译： 本文公开了使用双金属硬掩模积分技术形成导电结构（例如导电线和通孔）的各种方法。 在一个示例中，该方法包括形成第一绝缘材料层，在第一绝缘材料层上方形成第一图案化金属硬掩模层，在第一图案化金属硬掩模层上方形成第二图案化金属硬掩模层， 通过所述第二图案化金属硬掩模层和所述第一图案化金属硬掩模层之间的至少一个蚀刻工艺来限定所述第一绝缘材料层中的沟槽并在所述沟槽中形成导电结构。

公开(公告)号：US20120001330A1

公开(公告)日：2012-01-05

申请号：US12970553

申请日：2010-12-16

申请人： Torsten Huisinga ,  Michael Grillberger ,  Jens Hahn

发明人： Torsten Huisinga ,  Michael Grillberger ,  Jens Hahn

IPC分类号： H01L23/52 ,  H01L21/768

CPC分类号： H01L21/76898 ,  H01L21/7682 ,  H01L23/481 ,  H01L23/562 ,  H01L2924/0002 ,  H01L2924/00

摘要： In a semiconductor device, through hole vias or through silicon vias (TSV) may be formed so as to include an efficient stress relaxation mechanism, for instance provided on the basis of a stress relaxation layer, in order to reduce or compensate for stress forces caused by a pronounced change in volume of the conductive fill materials of the through hole vias. In this manner, the high risk of creating cracks and delamination events in conventional semiconductor devices may be significantly reduced.

摘要翻译： 在半导体器件中，可以形成通孔过孔或通过硅通孔（TSV），以便包括例如基于应力松弛层提供的有效的应力松弛机构，以便减少或补偿所引起的应力 通过通孔过孔的导电填充材料的体积显着变化。 以这种方式，可以显着降低在常规半导体器件中产生裂纹和分层事件的高风险。

公开(公告)号：US20130108779A1

公开(公告)日：2013-05-02

申请号：US13285380

申请日：2011-10-31

申请人： Torsten Huisinga ,  Jens Hahn

发明人： Torsten Huisinga ,  Jens Hahn

IPC分类号： B05D5/12

CPC分类号： C25D5/50 ,  C23C18/1607 ,  C23C18/1653 ,  C23C18/1817 ,  C23C18/50 ,  H01L21/76847 ,  H01L21/76849 ,  H01L21/76877 ,  H01L23/53238 ,  H01L2924/0002 ,  H01L2924/00

摘要： Disclosed herein are various methods of filing voids in copper conductive structures on integrated circuit devices. In one example, the method includes the steps of forming a conductive copper structure in a layer of insulating material and performing an electroless deposition process to selectively form a fill layer comprised of a conductive material on the copper containing structure, the fill layer being adapted to at least partially fill any voids that may exist in the conductive copper structure.

摘要翻译： 这里公开了在集成电路器件上的铜导电结构中填充空隙的各种方法。 在一个实例中，该方法包括以下步骤：在绝缘材料层中形成导电铜结构，并执行无电沉积工艺以选择性地在含铜结构上形成由导电材料构成的填充层，所述填充层适于 至少部分地填充可能存在于导电铜结构中的任何空隙。

公开(公告)号：US20120028470A1

公开(公告)日：2012-02-02

申请号：US13034777

申请日：2011-02-25

申请人： Ralf Richter ,  Markus Lenski ,  Torsten Huisinga

发明人： Ralf Richter ,  Markus Lenski ,  Torsten Huisinga

IPC分类号： H01L21/306

CPC分类号： H01L21/823807 ,  H01L21/31111 ,  H01L21/76832 ,  H01L21/76834 ,  H01L23/53295 ,  H01L29/7843 ,  H01L2924/0002 ,  H01L2924/00

摘要： In a dual stress liner approach, unwanted material provided between closely spaced gate electrode structures may be removed to a significant degree on the basis of a wet chemical etch process, thereby reducing the risk of creating patterning-related irregularities. Consequently, the probability of contact failures in sophisticated interlayer dielectric material systems formed on the basis of a dual stress liner approach may be reduced.

摘要翻译： 在双应力衬垫方法中，在紧密间隔开的栅电极结构之间提供的不需要的材料可以在湿化学蚀刻工艺的基础上被去除，从而降低产生图案相关不规则性的风险。 因此，可以减少基于双应力衬垫方法形成的复杂层间绝缘材料系统中的接触故障的可能性。

公开(公告)号：US08786088B2

公开(公告)日：2014-07-22

申请号：US12966302

申请日：2010-12-13

申请人： Torsten Huisinga ,  Jens Heinrich ,  Kai Frohberg ,  Frank Feustel

发明人： Torsten Huisinga ,  Jens Heinrich ,  Kai Frohberg ,  Frank Feustel

IPC分类号： H01L23/48 ,  H01L23/522 ,  H01L21/768 ,  H01L23/532

CPC分类号： H01L23/53295 ,  H01L21/76801 ,  H01L21/76807 ,  H01L21/76808 ,  H01L23/5226 ,  H01L23/53238 ,  H01L23/5329 ,  H01L2221/1031 ,  H01L2221/1036 ,  H01L2924/0002 ,  H01L2924/00

摘要： In complex semiconductor devices, sophisticated ULK materials may be used in metal line layers in combination with a via layer of enhanced mechanical stability by increasing the amount of dielectric material of superior mechanical strength. Due to the superior mechanical stability of the via layers, reflow processes for directly connecting the semiconductor die and a package substrate may be performed on the basis of a lead-free material system without unduly increasing yield losses.

摘要翻译： 在复杂的半导体器件中，通过增加优异的机械强度的电介质材料的量，可将复杂的ULK材料与金属线层中的通孔层结合使用，以提高机械稳定性。 由于通孔层的优异的机械稳定性，可以在无铅材料体系的基础上进行用于直接连接半导体管芯和封装衬底的回流工艺，而不会不适当地增加产量损失。

公开(公告)号：US08435841B2

公开(公告)日：2013-05-07

申请号：US12975515

申请日：2010-12-22

申请人： Ralf Richter ,  Torsten Huisinga

发明人： Ralf Richter ,  Torsten Huisinga

IPC分类号： H01L21/00 ,  H01L29/745

CPC分类号： H01L21/823807 ,  H01L21/823864 ,  H01L29/7843

摘要： A method of manufacturing a semiconductor device begins by fabricating an n-type metal oxide semiconductor (NMOS) transistor structure on a semiconductor wafer. The method continues by forming an optically reflective layer overlying the NMOS transistor structure, forming a layer of tensile stress inducing material overlying the optically reflective layer, and curing the layer of tensile stress inducing material by applying ultraviolet radiation. Some of the ultraviolet radiation directly radiates the layer of tensile stress inducing material and some of the ultraviolet radiation radiates the layer of tensile stress inducing material by reflecting from the optically reflective layer.

摘要翻译： 半导体器件的制造方法首先在半导体晶片上制造n型金属氧化物半导体（NMOS）晶体管结构。 该方法继续通过形成覆盖在NMOS晶体管结构上的光学反射层，形成覆盖在光学反射层上的拉伸应力诱导材料层，以及通过施加紫外线辐射固化拉伸应力诱导材料层。 一些紫外线辐射直接辐射拉伸应力诱导材料层，一些紫外线辐射通过从光反射层反射而辐射拉伸应力诱导材料层。