利索-全球专利检索

  1. 登录
  2. 注册

搜索结果

13 条记录 (耗时 0.034 秒)

    Distributing primitives to multiple rasterizers
    2.
    发明授权
    Distributing primitives to multiple rasterizers 有权
    将原语分发到多个光栅化器

    公开(公告)号：US09536341B1

    公开(公告)日：2017-01-03

    申请号：US12581746

    申请日：2009-10-19

    申请人： Johnny S. Rhoades ,  Emmett M. Kilgariff ,  Michael C. Shebanow ,  Ziyad S. Hakura ,  Dale L. Kirkland ,  James Daniel Kelly

    发明人： Johnny S. Rhoades ,  Emmett M. Kilgariff ,  Michael C. Shebanow ,  Ziyad S. Hakura ,  Dale L. Kirkland ,  James Daniel Kelly

    IPC分类号： G06F15/80 ,  G06T15/00

    CPC分类号： G06T15/005 ,  G06T2210/52

    摘要： One embodiment of the present invention sets forth a technique for parallel distribution of primitives to multiple rasterizers. Multiple, independent geometry units perform geometry processing concurrently on different graphics primitives. A primitive distribution scheme delivers primitives from the multiple geometry units concurrently to multiple rasterizers at rates of multiple primitives per clock. The multiple, independent rasterizer units perform rasterization concurrently on one or more graphics primitives, enabling the rendering of multiple primitives per system clock.

    摘要翻译： 本发明的一个实施例提出了一种用于将原语并行分配到多个光栅化器的技术。 多个独立的几何单元在不同的图形基元上同时执行几何处理。 原始分配方案以每个时钟的多个基元的速率将原始图元从多个几何单元同时传送到多个光栅化器。 多个独立的光栅化器单元在一个或多个图形基元上同时执行光栅化，使得能够每个系统时钟渲染多个基元。

    TIME SLICE PROCESSING OF TESSELLATION AND GEOMETRY SHADERS
    3.
    发明申请
    TIME SLICE PROCESSING OF TESSELLATION AND GEOMETRY SHADERS 有权
    测量和几何学家的时间片加工

    公开(公告)号：US20130038620A1

    公开(公告)日：2013-02-14

    申请号：US13208256

    申请日：2011-08-11

    申请人： Ziyad S. Hakura ,  Emmett M. Kilgariff ,  Dale L. Kirkland ,  Johnny S. Rhoades ,  Cynthia Ann Edgeworth Allison ,  Karim M. Abdalla

    发明人： Ziyad S. Hakura ,  Emmett M. Kilgariff ,  Dale L. Kirkland ,  Johnny S. Rhoades ,  Cynthia Ann Edgeworth Allison ,  Karim M. Abdalla

    IPC分类号： G09G5/00 ,  G06T1/00

    CPC分类号： G06T1/20

    摘要： One embodiment of the present invention sets forth a technique for redistributing geometric primitives generated by tessellation and geometry shaders for processing by multiple graphics pipelines. Geometric primitives that are generated in a first processing cycle are collected and redistributed more evenly and in smaller tasks to the multiple graphics pipelines for vertex processing in a second processing cycle. The smaller tasks do not exceed the resource limits of a graphics pipeline and the per-vertex processing workloads of the graphics pipelines in the second cycle are balanced and make full use of resources. Therefore, the performance of the tessellation and geometry shaders is improved.

    摘要翻译： 本发明的一个实施例提出了一种用于重新分配由镶嵌和几何着色器生成的几何图元以用于由多个图形管线进行处理的技术。 在第一个处理周期中生成的几何图元在第二个处理周期中被收集并且更均匀地并且在更小的任务中重新分布到用于顶点处理的多个图形流水线。 较小的任务不超过图形管道的资源限制，并且第二周期中的图形管道的每顶点处理工作负载平衡并充分利用资源。 因此，纹理和几何着色器的性能得到改善。

    Time slice processing of tessellation and geometry shaders
    5.
    发明授权
    Time slice processing of tessellation and geometry shaders 有权
    镶嵌和几何着色器的时间片处理

    公开(公告)号：US09436969B2

    公开(公告)日：2016-09-06

    申请号：US13208256

    申请日：2011-08-11

    申请人： Ziyad S. Hakura ,  Emmett M. Kilgariff ,  Dale L. Kirkland ,  Johnny S. Rhoades ,  Cynthia Ann Edgeworth Allison ,  Karim M. Abdalla

    发明人： Ziyad S. Hakura ,  Emmett M. Kilgariff ,  Dale L. Kirkland ,  Johnny S. Rhoades ,  Cynthia Ann Edgeworth Allison ,  Karim M. Abdalla

    IPC分类号： G06T1/20

    CPC分类号： G06T1/20

    摘要： One embodiment of the present invention sets forth a technique for redistributing geometric primitives generated by tessellation and geometry shaders for processing by multiple graphics pipelines. Geometric primitives that are generated in a first processing cycle are collected and redistributed more evenly and in smaller tasks to the multiple graphics pipelines for vertex processing in a second processing cycle. The smaller tasks do not exceed the resource limits of a graphics pipeline and the per-vertex processing workloads of the graphics pipelines in the second cycle are balanced and make full use of resources. Therefore, the performance of the tessellation and geometry shaders is improved.

    摘要翻译： 本发明的一个实施例提出了一种用于重新分配由镶嵌和几何着色器生成的几何图元以用于由多个图形管线进行处理的技术。 在第一个处理周期中生成的几何图元在第二个处理周期中被收集并且更均匀地并且在更小的任务中重新分布到用于顶点处理的多个图形流水线。 较小的任务不超过图形管道的资源限制，并且第二周期中的图形管道的每顶点处理工作负载平衡并充分利用资源。 因此，纹理和几何着色器的性能得到改善。

    Hardware-managed virtual buffers using a shared memory for load distribution
    9.
    发明授权
    Hardware-managed virtual buffers using a shared memory for load distribution 有权
    使用共享内存进行硬件管理的虚拟缓冲区进行负载分配

    公开(公告)号：US08760460B1

    公开(公告)日：2014-06-24

    申请号：US12773712

    申请日：2010-05-04

    申请人： Emmett M. Kilgariff ,  Steven E. Molnar ,  Sean J. Treichler ,  Johnny S. Rhoades ,  Gernot Schaufler ,  Dale L. Kirkland ,  Cynthia Ann Edgeworth Allison ,  Karl M. Wurstner ,  Timothy John Purcell

    发明人： Emmett M. Kilgariff ,  Steven E. Molnar ,  Sean J. Treichler ,  Johnny S. Rhoades ,  Gernot Schaufler ,  Dale L. Kirkland ,  Cynthia Ann Edgeworth Allison ,  Karl M. Wurstner ,  Timothy John Purcell

    IPC分类号： G06T1/60

    CPC分类号： G06T1/60

    摘要： One embodiment of the present invention sets forth a technique for using a shared memory to store hardware-managed virtual buffers. A circular buffer is allocated within a general-purpose multi-use cache for storage of primitive attribute data rather than having a dedicated buffer for the storage of the primitive attribute data. The general-purpose multi-use cache is also configured to store other graphics data sinces the space requirement for primitive attribute data storage is highly variable, depending on the number of attributes and the size of primitives. Entries in the circular buffer are allocated as needed and released and invalidated after the primitive attribute data has been consumed. An address to the circular buffer entry is transmitted along with primitive descriptors from object-space processing to the distributed processing in screen-space.

    摘要翻译： 本发明的一个实施例提出了一种使用共享存储器来存储硬件管理的虚拟缓冲器的技术。 在通用多用途高速缓存中分配循环缓冲器以存储原始属性数据，而不是具有用于存储原始属性数据的专用缓冲器。 通用多用途缓存还被配置为存储其他图形数据，对于原始属性数据存储的空间要求是高度可变的，这取决于属性的数量和图元的大小。 循环缓冲区中的条目根据需要进行分配，并在原始属性数据被消耗后被释放和无效。 循环缓冲区条目的地址与原始描述符一起从对象空间处理传输到屏幕空间中的分布式处理。

    Scalable shader architecture
    10.
    发明授权
    Scalable shader architecture 有权
    可扩展着色器架构

    公开(公告)号：US07385607B2

    公开(公告)日：2008-06-10

    申请号：US10938042

    申请日：2004-09-10

    申请人： Rui M. Bastos ,  Karim M. Abdalla ,  Christian Rouet ,  Michael J. M. Toksvig ,  Johnny S. Rhoades ,  Roger L. Allen ,  John Douglas Tynefield, Jr. ,  Emmett M. Kilgariff ,  Gary M. Tarolli ,  Brian Cabral ,  Craig Michael Wittenbrink ,  Sean J. Treichler

    发明人： Rui M. Bastos ,  Karim M. Abdalla ,  Christian Rouet ,  Michael J. M. Toksvig ,  Johnny S. Rhoades ,  Roger L. Allen ,  John Douglas Tynefield, Jr. ,  Emmett M. Kilgariff ,  Gary M. Tarolli ,  Brian Cabral ,  Craig Michael Wittenbrink ,  Sean J. Treichler

    IPC分类号： G06F15/16 ,  G06F15/80 ,  G06T1/20

    CPC分类号： G06T15/005

    摘要： A scalable shader architecture is disclosed. In accord with that architecture, a shader includes multiple shader pipelines, each of which can perform processing operations on rasterized pixel data. Shader pipelines can be functionally removed as required, thus preventing a defective shader pipeline from causing a chip rejection. The shader includes a shader distributor that processes rasterized pixel data and then selectively distributes the processed rasterized pixel data to the various shader pipelines, beneficially in a manner that balances workloads. A shader collector formats the outputs of the various shader pipelines into proper order to form shaded pixel data. A shader instruction processor (scheduler) programs the individual shader pipelines to perform their intended tasks. Each shader pipeline has a shader gatekeeper that interacts with the shader distributor and with the shader instruction processor such that pixel data that passes through the shader pipelines is controlled and processed as required.

    摘要翻译： 公开了可扩展着色器架构。 根据该架构，着色器包括多个着色器管线，每个着色器管线可以对光栅化像素数据执行处理操作。 着色器管线可以根据需要进行功能删除，从而防止着色器流水线造成芯片排斥。 着色器包括一个着色器分配器，用于处理光栅化的像素数据，然后有选择地将经处理的光栅化像素数据分配到各种着色器管道，有利于平衡工作负载。 着色器收集器将各种着色器管线的输出格式化为正确的顺序，以形成阴影像素数据。 着色器指令处理器（调度器）对各个着色器管线进行编程，以执行其预期任务。 每个着色器管道具有与着色器分配器和着色器指令处理器交互的着色器网守，使得通过着色器管线的像素数据被根据需要被控制和处理。