公开(公告)号：US08557621B2

公开(公告)日：2013-10-15

申请号：US13157806

申请日：2011-06-10

申请人： Jong-Hyun Choung ,  Yang Ho Bae ,  Jean Ho Song ,  O Sung Seo ,  Sun-Young Hong ,  Hwa Yeul Oh ,  Bong-Kyun Kim ,  Nam Seok Suh ,  Dong-Ju Yang ,  Wang Woo Lee

发明人： Jong-Hyun Choung ,  Yang Ho Bae ,  Jean Ho Song ,  O Sung Seo ,  Sun-Young Hong ,  Hwa Yeul Oh ,  Bong-Kyun Kim ,  Nam Seok Suh ,  Dong-Ju Yang ,  Wang Woo Lee

IPC分类号： H01L21/00

CPC分类号： H01L21/32134 ,  G02F1/136227 ,  H01L27/1288 ,  H01L29/41733

摘要： A method for manufacturing a thin film transistor array panel, including: sequentially forming a first silicon layer, a second silicon layer, a lower metal layer, and an upper metal layer on a gate insulating layer and a gate line; forming a first film pattern on the upper metal layer; forming a first lower metal pattern and a first upper metal pattern that includes a protrusion, by etching the upper metal layer and the lower metal layer; forming first and second silicon patterns by etching the first and second silicon layers; forming a second film pattern by ashing the first film pattern; forming a second upper metal pattern by etching the first upper metal pattern; forming a data line and a thin film transistor by etching the first lower metal pattern and the first and second silicon patterns; and forming a passivation layer and a pixel electrode on the resultant.

摘要翻译： 一种制造薄膜晶体管阵列面板的方法，包括：在栅绝缘层和栅极线上依次形成第一硅层，第二硅层，下金属层和上金属层; 在上金属层上形成第一膜图案; 通过蚀刻上金属层和下金属层，形成第一下金属图案和包括突起的第一上金属图案; 通过蚀刻第一和第二硅层形成第一和第二硅图案; 通过灰化第一膜图案形成第二膜图案; 通过蚀刻第一上金属图案形成第二上金属图案; 通过蚀刻第一下金属图案和第一和第二硅图案来形成数据线和薄膜晶体管; 并在所得物上形成钝化层和像素电极。

公开(公告)号：US07276732B2

公开(公告)日：2007-10-02

申请号：US11234470

申请日：2005-09-23

申请人： Je Hun Lee ,  Yang Ho Bae ,  Beom Seok Cho ,  Chang Oh Jeong

发明人： Je Hun Lee ,  Yang Ho Bae ,  Beom Seok Cho ,  Chang Oh Jeong

IPC分类号： H01L29/04

CPC分类号： H01L29/458 ,  G02F1/1368 ,  H01L27/12 ,  H01L27/124 ,  H01L27/1288

摘要： A thin film transistor array panel includes a source electrode and a drain electrode composed of a Mo alloy layer and a Cu layer, and an alloying element of the Mo alloy layer forms a nitride layer as a diffusion barrier against the Cu layer. The nitride layer can be formed between the Mo alloy layer and the Cu layer, between the Mo alloy layer and the semiconductor layer or in the Mo alloy layer. A method of fabricating a thin film transistor array panel includes forming a data line having a first conductive layer and a second conductive layer, the first conductive layer containing a Mo alloy and the second conductive layer containing Cu, and performing a nitrogen treatment so that an alloying element in the first conductive layer forms a nitride layer. The nitrogen treatment can be performed before forming the first conductive layer, after forming the first conductive layer, or during forming the first conductive layer.

摘要翻译： 薄膜晶体管阵列面板包括由Mo合金层和Cu层构成的源电极和漏电极，Mo合金层的合金元素形成氮化物层作为对Cu层的扩散阻挡层。 可以在Mo合金层和Cu层之间，Mo合金层和半导体层之间或Mo合金层中形成氮化物层。 制造薄膜晶体管阵列面板的方法包括：形成具有第一导电层和第二导电层的数据线，所述第一导电层含有Mo合金，所述第二导电层含有Cu，并进行氮处理，使得 第一导电层中的合金元素形成氮化物层。 在形成第一导电层之前，在形成第一导电层之后，或者在形成第一导电层期间，可以进行氮处理。

公开(公告)号：US07524706B2

公开(公告)日：2009-04-28

申请号：US11844597

申请日：2007-08-24

申请人： Je Hun Lee ,  Yang Ho Bae ,  Beom Seok Cho ,  Chang Oh Jeong

发明人： Je Hun Lee ,  Yang Ho Bae ,  Beom Seok Cho ,  Chang Oh Jeong

IPC分类号： H01L21/00

CPC分类号： H01L29/458 ,  G02F1/1368 ,  H01L27/12 ,  H01L27/124 ,  H01L27/1288

摘要： A thin film transistor array panel includes a source electrode and a drain electrode composed of a Mo alloy layer and a Cu layer, and an alloying element of the Mo alloy layer forms a nitride layer as a diffusion barrier against the Cu layer. The nitride layer can be formed between the Mo alloy layer and the Cu layer, between the Mo alloy layer and the semiconductor layer or in the Mo alloy layer. A method of fabricating a thin film transistor array panel includes forming a data line having a first conductive layer and a second conductive layer, the first conductive layer containing a Mo alloy and the second conductive layer containing Cu, and performing a nitrogen treatment so that an alloying element in the first conductive layer forms a nitride layer. The nitrogen treatment can be performed before forming the first conductive layer, after forming the first conductive layer, or during forming the first conductive layer.

摘要翻译： 薄膜晶体管阵列面板包括由Mo合金层和Cu层构成的源电极和漏电极，Mo合金层的合金元素形成氮化物层作为对Cu层的扩散阻挡层。 可以在Mo合金层和Cu层之间，Mo合金层和半导体层之间或Mo合金层中形成氮化物层。 制造薄膜晶体管阵列面板的方法包括：形成具有第一导电层和第二导电层的数据线，所述第一导电层含有Mo合金，所述第二导电层含有Cu，并进行氮处理，使得 第一导电层中的合金元素形成氮化物层。 在形成第一导电层之前，在形成第一导电层之后，或者在形成第一导电层期间，可以进行氮处理。

公开(公告)号：US20080191213A1

公开(公告)日：2008-08-14

申请号：US11932314

申请日：2007-10-31

申请人： Yang Ho Bae ,  Chang Oh Jeong ,  Byeong Beom Kim

发明人： Yang Ho Bae ,  Chang Oh Jeong ,  Byeong Beom Kim

IPC分类号： H01L29/786 ,  H01L21/336

CPC分类号： H01L29/458 ,  H01L27/124

摘要： A thin film transistor showing desirable contact characteristics during contact with indium tin oxide (ITO) or indium zinc oxide (IZO), in which a first conductive pattern including a gate electrode and a second conductive pattern including a source electrode and a drain electrode are formed without an etching process, a TFT substrate including the TFTs, and a method of manufacturing the same. The thin film transistor includes a gate electrode formed of a first conductive layer, a gate insulating layer covering the gate electrode, a semiconductor layer forming a channel on the gate insulating layer; an ohmic contact layer formed on the semiconductor layer, and a source electrode and a drain electrode formed of a second conductive layer and of a third conductive layer. The second conductive layer includes an aluminum-nickel alloy and nitrogen and is formed on the semiconductor layer. The third conductive layer includes an aluminum-nickel alloy and is formed on the second conductive layer.

摘要翻译： 在与铟锡氧化物（ITO）或铟锌氧化物（IZO）接触期间显示出期望的接触特性的薄膜晶体管，其中形成包括栅电极的第一导电图案和包括源电极和漏电极的第二导电图案 没有蚀刻处理，包括TFT的TFT基板及其制造方法。 薄膜晶体管包括由第一导电层形成的栅电极，覆盖栅电极的栅极绝缘层，在栅极绝缘层上形成沟道的半导体层; 形成在半导体层上的欧姆接触层，以及由第二导电层和第三导电层形成的源电极和漏电极。 第二导电层包括铝 - 镍合金和氮，并形成在半导体层上。 第三导电层包括铝镍合金，并形成在第二导电层上。