公开(公告)号：US08987128B2

公开(公告)日：2015-03-24

申请号：US13561932

申请日：2012-07-30

申请人： Mahbub Rashed ,  Marc Tarabbia ,  Chinh Nguyen ,  David Doman ,  Juhan Kim ,  Xiang Qi ,  Suresh Venkatesan

发明人： Mahbub Rashed ,  Marc Tarabbia ,  Chinh Nguyen ,  David Doman ,  Juhan Kim ,  Xiang Qi ,  Suresh Venkatesan

IPC分类号： H01L21/44 ,  H01L23/48 ,  H01L23/52 ,  H01L29/40 ,  G06F17/50 ,  H01L21/768 ,  H01L27/02 ,  H01L27/118

CPC分类号： H01L23/5381 ,  G06F17/5068 ,  G06F2217/12 ,  H01L21/768 ,  H01L21/76895 ,  H01L27/0207 ,  H01L27/11807 ,  H01L2027/11861 ,  H01L2027/11874 ,  H01L2924/0002 ,  Y02P90/265 ,  Y02T10/82 ,  H01L2924/00

摘要： An approach for providing cross-coupling-based designs using diffusion contact structures is disclosed. Embodiments include providing first and second gate structures over a substrate; providing a first gate cut region across the first gate structure, and a second gate cut region across the second gate structure; providing a first gate contact over the first gate structure, and a second gate contact over the second gate structure; and providing a diffusion contact structure between the first and second gate cut regions to couple the first gate contact to the second gate contact.

摘要翻译： 公开了一种使用扩散接触结构提供基于交叉耦合的设计的方法。 实施例包括在衬底上提供第一和第二栅极结构; 提供跨越第一栅极结构的第一栅极截止区域和穿过第二栅极结构的第二栅极截止区域; 在所述第一栅极结构上提供第一栅极接触，以及在所述第二栅极结构上方的第二栅极接触; 以及在所述第一和第二栅极切割区域之间提供扩散接触结构，以将所述第一栅极接触耦合到所述第二栅极接触。

公开(公告)号：US20140077380A1

公开(公告)日：2014-03-20

申请号：US13617853

申请日：2012-09-14

申请人： Juhan Kim ,  Mahbub Rashed

发明人： Juhan Kim ,  Mahbub Rashed

IPC分类号： H01L21/28 ,  H01L29/41

CPC分类号： H01L23/5386 ,  H01L27/0207 ,  H01L27/11 ,  H01L27/1104 ,  H01L2924/0002 ,  H01L2924/00

摘要： An approach for providing SRAM bit cells with double patterned metal layer structures is disclosed. Embodiments include: providing, via a first patterning process, a word line structure, a ground line structure, a power line structure, or a combination thereof; and providing, via a second patterning process, a bit line structure proximate the word line structure, the ground line structure, the power line structure, or a combination thereof. Embodiments include: providing a first landing pad as the word line structure, and a second landing pad as the ground line structure; and providing the first landing pad to have a first tip edge and a first side edge, and the second landing pad to have a second tip edge and a second side edge, wherein the first side edge faces the second side edge.

摘要翻译： 公开了一种提供具有双图案化金属层结构的SRAM位单元的方法。 实施例包括：经由第一图案化工艺提供字线结构，接地线结构，电力线结构或其组合; 以及经由第二图案化处理提供靠近所述字线结构，所述接地线结构，所述电力线结构或其组合的位线结构。 实施例包括：提供作为字线结构的第一着陆焊盘和作为接地线结构的第二着陆焊盘; 以及提供所述第一着陆垫具有第一末端边缘和第一侧边缘，并且所述第二着陆垫具有第二末端边缘和第二侧边缘，其中所述第一侧边缘面向所述第二侧边缘。

公开(公告)号：US08823178B2

公开(公告)日：2014-09-02

申请号：US13617853

申请日：2012-09-14

申请人： Juhan Kim ,  Mahbub Rashed

发明人： Juhan Kim ,  Mahbub Rashed

IPC分类号： H01L29/40 ,  H01L23/48 ,  H01L21/4763 ,  H01L21/44

CPC分类号： H01L23/5386 ,  H01L27/0207 ,  H01L27/11 ,  H01L27/1104 ,  H01L2924/0002 ,  H01L2924/00

摘要： An approach for providing SRAM bit cells with double patterned metal layer structures is disclosed. Embodiments include: providing, via a first patterning process, a word line structure, a ground line structure, a power line structure, or a combination thereof; and providing, via a second patterning process, a bit line structure proximate the word line structure, the ground line structure, the power line structure, or a combination thereof. Embodiments include: providing a first landing pad as the word line structure, and a second landing pad as the ground line structure; and providing the first landing pad to have a first tip edge and a first side edge, and the second landing pad to have a second tip edge and a second side edge, wherein the first side edge faces the second side edge.

摘要翻译： 公开了一种提供具有双图案化金属层结构的SRAM位单元的方法。 实施例包括：经由第一图案化工艺提供字线结构，接地线结构，电力线结构或其组合; 以及经由第二图案化处理提供靠近所述字线结构，所述接地线结构，所述电力线结构或其组合的位线结构。 实施例包括：提供作为字线结构的第一着陆焊盘和作为接地线结构的第二着陆焊盘; 以及提供所述第一着陆垫具有第一末端边缘和第一侧边缘，并且所述第二着陆垫具有第二末端边缘和第二侧边缘，其中所述第一侧边缘面向所述第二侧边缘。

公开(公告)号：US20140027918A1

公开(公告)日：2014-01-30

申请号：US13561932

申请日：2012-07-30

申请人： Mahbub Rashed ,  Marc Tarabbia ,  Chinh Nguyen ,  David Doman ,  Juhan Kim ,  Xiang Qi ,  Suresh Venkatesan

发明人： Mahbub Rashed ,  Marc Tarabbia ,  Chinh Nguyen ,  David Doman ,  Juhan Kim ,  Xiang Qi ,  Suresh Venkatesan

IPC分类号： H01L23/535 ,  H01L21/768

CPC分类号： H01L23/5381 ,  G06F17/5068 ,  G06F2217/12 ,  H01L21/768 ,  H01L21/76895 ,  H01L27/0207 ,  H01L27/11807 ,  H01L2027/11861 ,  H01L2027/11874 ,  H01L2924/0002 ,  Y02P90/265 ,  Y02T10/82 ,  H01L2924/00

摘要： An approach for providing cross-coupling-based designs using diffusion contact structures is disclosed. Embodiments include providing first and second gate structures over a substrate; providing a first gate cut region across the first gate structure, and a second gate cut region across the second gate structure; providing a first gate contact over the first gate structure, and a second gate contact over the second gate structure; and providing a diffusion contact structure between the first and second gate cut regions to couple the first gate contact to the second gate contact.

摘要翻译： 公开了一种使用扩散接触结构提供基于交叉耦合的设计的方法。 实施例包括在衬底上提供第一和第二栅极结构; 提供跨越第一栅极结构的第一栅极截止区域和穿过第二栅极结构的第二栅极截止区域; 在所述第一栅极结构上提供第一栅极接触，以及在所述第二栅极结构上方的第二栅极接触; 以及在所述第一和第二栅极切割区域之间提供扩散接触结构，以将所述第一栅极接触耦合到所述第二栅极接触。

公开(公告)号：US20130146982A1

公开(公告)日：2013-06-13

申请号：US13324699

申请日：2011-12-13

申请人： Mahbub Rashed ,  Steven Soss ,  Jongwook Kye ,  Irene Y. Lin ,  James Benjamin Gullette ,  Chinh Nguyen ,  Jeff Kim ,  Marc Tarabbia ,  Yuansheng Ma ,  Yunfei Deng ,  Rod Augur ,  Seung-Hyun Rhee ,  Scott Johnson ,  Subramani Kengeri ,  Suresh Venkatesan

发明人： Mahbub Rashed ,  Steven Soss ,  Jongwook Kye ,  Irene Y. Lin ,  James Benjamin Gullette ,  Chinh Nguyen ,  Jeff Kim ,  Marc Tarabbia ,  Yuansheng Ma ,  Yunfei Deng ,  Rod Augur ,  Seung-Hyun Rhee ,  Scott Johnson ,  Subramani Kengeri ,  Suresh Venkatesan

IPC分类号： H01L27/088

CPC分类号： H01L21/76895 ,  H01L27/0207 ,  H01L27/11807 ,  H01L2924/0002 ,  H01L2924/00

摘要： A semiconductor device is provided for implementing at least one logic element. The semiconductor device includes a semiconductor substrate with a first transistor and a second transistor formed on the semiconductor substrate. Each of the transistors includes a source, a drain, and a gate. A CA layer is electrically connected to at least one of the source or the drain of the first transistor. A CB layer is electrically connected to at least one of the gates of the transistors and the CA layer.

摘要翻译： 提供半导体器件用于实现至少一个逻辑元件。 半导体器件包括具有第一晶体管的半导体衬底和形成在半导体衬底上的第二晶体管。 每个晶体管包括源极，漏极和栅极。 CA层电连接到第一晶体管的源极或漏极中的至少一个。 CB层电连接到晶体管和CA层的至少一个栅极。

公开(公告)号：US09196548B2

公开(公告)日：2015-11-24

申请号：US13729843

申请日：2012-12-28

申请人： Mahbub Rashed ,  Srikanth Samavedam ,  David Doman ,  Navneet Jain ,  Subramani Kengeri ,  Suresh Venkatesan

发明人： Mahbub Rashed ,  Srikanth Samavedam ,  David Doman ,  Navneet Jain ,  Subramani Kengeri ,  Suresh Venkatesan

IPC分类号： H01L21/84 ,  H01L27/12 ,  H01L21/8238 ,  H01L27/092

CPC分类号： H01L21/845 ,  H01L21/823821 ,  H01L27/0924 ,  H01L27/1211

摘要： Methodology enabling selectively connecting fin structures using a segmented trench salicide layer, and the resulting device are disclosed. Embodiments include: providing on a substrate at least one gate structure; providing first and second fin structures in a vertical direction intersecting with the at least one gate structure; and providing a first segment of a salicide layer, the first segment being formed along a horizontal direction and being connected with the second fin structure and separated from the first fin structure.

摘要翻译： 公开了使用分段沟槽自对准硅层选择性地连接翅片结构的方法，以及所得到的装置。 实施例包括：在衬底上提供至少一个栅极结构; 在与所述至少一个栅极结构相交的垂直方向上提供第一和第二鳍结构; 以及提供自对准层的第一段，所述第一段沿着水平方向形成并且与所述第二鳍结构连接并与所述第一鳍结构分离。

公开(公告)号：US08859416B2

公开(公告)日：2014-10-14

申请号：US13454928

申请日：2012-04-24

申请人： David S. Doman ,  Mahbub Rashed ,  Marc Tarrabia

发明人： David S. Doman ,  Mahbub Rashed ,  Marc Tarrabia

IPC分类号： H01L21/768

CPC分类号： H01L27/0207 ,  H01L23/5286 ,  H01L27/11807 ,  H01L2027/11881 ,  H01L2924/0002 ,  H01L2924/00

摘要： A computer-readable software product is provided for executing a method of determining the location of a plurality of power rail vias in a semiconductor device. The semiconductor device includes an active region and a power rail. Locations of a first via and a second via are assigned along the power rail. The spacing between the location of the first via and the location of the second via is a minimum spacing allowable. The spacing between the location of the second via and the locations of structures in the active region which may electrically interfere with the second via is determined. The location of the second via is changed in response to the spacing between the location of the second via and the location of one of the structures in the active region being less than a predetermined distance.

摘要翻译： 提供了一种用于执行确定半导体器件中多个电力轨道通孔的位置的方法的计算机可读软件产品。 半导体器件包括有源区和电源轨。 沿着电源轨分配第一通孔和第二通孔的位置。 第一通孔的位置与第二通孔的位置之间的间隔是允许的最小间隔。 确定第二通孔的位置与可能与第二通孔电干扰的有源区域中结构的位置之间的间隔。 响应于第二通孔的位置与有源区域中的一个结构的位置之间的间隔小于预定距离而改变第二通孔的位置。

公开(公告)号：US20140001563A1

公开(公告)日：2014-01-02

申请号：US13539830

申请日：2012-07-02

申请人： Mahbub Rashed ,  David Doman ,  Marc Tarabbia ,  Irene Lin ,  Jeff Kim ,  Chinh Nguyen ,  Steve Soss ,  Scott Johnson ,  Subramani Kengeri ,  Suresh Venkatesan

发明人： Mahbub Rashed ,  David Doman ,  Marc Tarabbia ,  Irene Lin ,  Jeff Kim ,  Chinh Nguyen ,  Steve Soss ,  Scott Johnson ,  Subramani Kengeri ,  Suresh Venkatesan

IPC分类号： H01L27/088 ,  H01L27/092

CPC分类号： H01L27/0207 ,  H01L27/11807

摘要： One illustrative device disclosed herein includes a continuous active region defined in a semiconducting substrate, first and second transistors formed in and above the continuous active region, each of the first and second transistors comprising a plurality of doped regions formed in the continuous active region, a conductive isolating electrode positioned above the continuous active region between the first and second transistors and a power rail conductively coupled to the conductive isolating electrode.

摘要翻译： 本文公开的一个说明性器件包括限定在半导体衬底中的连续有源区，形成在连续有源区中和上方的第一和第二晶体管，第一和第二晶体管中的每一个包括形成在连续有源区中的多个掺杂区， 导电隔离电极位于第一和第二晶体管之间的连续有源区上方，导电隔离电极与导电隔离电极导电耦合。

公开(公告)号：US20130280905A1

公开(公告)日：2013-10-24

申请号：US13454928

申请日：2012-04-24

申请人： David S. Doman ,  Mahbub Rashed ,  Marc Tarrabia

发明人： David S. Doman ,  Mahbub Rashed ,  Marc Tarrabia

IPC分类号： H01L21/768 ,  G06F17/50

CPC分类号： H01L27/0207 ,  H01L23/5286 ,  H01L27/11807 ,  H01L2027/11881 ,  H01L2924/0002 ,  H01L2924/00

摘要： A computer-readable software product is provided for executing a method of determining the location of a plurality of power rail vias in a semiconductor device. The semiconductor device includes an active region and a power rail. Locations of a first via and a second via are assigned along the power rail. The spacing between the location of the first via and the location of the second via is a minimum spacing allowable. The spacing between the location of the second via and the locations of structures in the active region which may electrically interfere with the second via is determined. The location of the second via is changed in response to the spacing between the location of the second via and the location of one of the structures in the active region being less than a predetermined distance.

摘要翻译： 提供了一种用于执行确定半导体器件中多个电力轨道通孔的位置的方法的计算机可读软件产品。 半导体器件包括有源区和电源轨。 沿着电源轨分配第一通孔和第二通孔的位置。 第一通孔的位置与第二通孔的位置之间的间隔是允许的最小间隔。 确定第二通孔的位置与可能与第二通孔电干扰的有源区域中结构的位置之间的间隔。 响应于第二通孔的位置与有源区域中的一个结构的位置之间的间隔小于预定距离而改变第二通孔的位置。

公开(公告)号：US20130146986A1

公开(公告)日：2013-06-13

申请号：US13324740

申请日：2011-12-13

申请人： Mahbub Rashed ,  Irene Y. Lin ,  Steven Soss ,  Jeff Kim ,  Chinh Nguyen ,  Marc Tarabbia ,  Scott Johnson ,  Subramani Kengeri ,  Suresh Venkatesan

发明人： Mahbub Rashed ,  Irene Y. Lin ,  Steven Soss ,  Jeff Kim ,  Chinh Nguyen ,  Marc Tarabbia ,  Scott Johnson ,  Subramani Kengeri ,  Suresh Venkatesan

IPC分类号： H01L27/092 ,  H01L27/088

CPC分类号： H01L23/535 ,  H01L21/28518 ,  H01L21/76895 ,  H01L21/823418 ,  H01L21/823475 ,  H01L21/823814 ,  H01L21/823871 ,  H01L23/53238 ,  H01L27/0207 ,  H01L27/092 ,  H01L27/11807 ,  H01L29/0847 ,  H01L2924/0002 ,  H01L2924/00

摘要： A semiconductor device is provided for implementing at least one logic element. The semiconductor device includes a semiconductor substrate with a first transistor and a second transistor formed on the semiconductor substrate. Each of the transistors comprises a source, a drain, and a gate. A trench silicide layer electrically connects one of the source or the drain of the first transistor to one of the source or the drain of the second transistor.

摘要翻译： 提供半导体器件用于实现至少一个逻辑元件。 该半导体器件包括具有第一晶体管的半导体衬底和形成在半导体衬底上的第二晶体管。 每个晶体管包括源极，漏极和栅极。 沟槽硅化物层将第一晶体管的源极或漏极之一电连接到第二晶体管的源极或漏极之一。