公开(公告)号：US20130147531A1

公开(公告)日：2013-06-13

申请号：US13817816

申请日：2011-08-19

申请人： Kang-Yoon Lee ,  Young-Gun Pu ,  An-Soo Park ,  Joon-Sung Park ,  Jae-Sup Lee

发明人： Kang-Yoon Lee ,  Young-Gun Pu ,  An-Soo Park ,  Joon-Sung Park ,  Jae-Sup Lee

IPC分类号： H03L7/089

CPC分类号： H03L7/089 ,  H03L7/085 ,  H03L7/18 ,  H03L2207/50

摘要： A digital Phase Locked Loop (PLL) in a wireless communication system is provided. The PLL includes a Digitally Controlled Oscillator (DCO), a divider, a Phase Frequency Detector (PFD), a Time to Digital Converter (TDC), a delay comparator, and a level scaler. The DCO generates a frequency signal depending on an input Digital Tuning Word (DTW). The divider divides the frequency signal at an integer ratio. The PFD generates a signal representing a phase difference between a divided frequency signal and a reference signal. The TDC measures a time interval of the phase difference using the signal representing the phase difference. The delay comparator calculates a time interval in the case where rising edges coincide from values measured by the TDC. The level scaler generates a DTW that operates the DCO using a digital code representing the time interval.

摘要翻译： 提供了无线通信系统中的数字锁相环（PLL）。 PLL包括数字控制振荡器（DCO），分频器，相位频率检测器（PFD），时间到数字转换器（TDC），延迟比较器和电平定标器。 DCO根据输入数字调谐字（DTW）产生频率信号。 分频器以整数比除成频率信号。 PFD产生表示分频信号和参考信号之间的相位差的信号。 TDC使用表示相位差的信号来测量相位差的时间间隔。 延迟比较器计算上升沿与TDC测量值相符的时间间隔。 级别缩放器生成使用表示时间间隔的数字代码来操作DCO的DTW。

公开(公告)号：US08604851B2

公开(公告)日：2013-12-10

申请号：US13817816

申请日：2011-08-19

申请人： Kang-Yoon Lee ,  Young-Gun Pu ,  An-Soo Park ,  Joon-Sung Park ,  Jae-Sup Lee

发明人： Kang-Yoon Lee ,  Young-Gun Pu ,  An-Soo Park ,  Joon-Sung Park ,  Jae-Sup Lee

IPC分类号： H03L7/06

CPC分类号： H03L7/089 ,  H03L7/085 ,  H03L7/18 ,  H03L2207/50

摘要： A digital Phase Locked Loop (PLL) in a wireless communication system is provided. The PLL includes a Digitally Controlled Oscillator (DCO), a divider, a Phase Frequency Detector (PFD), a Time to Digital Converter (TDC), a delay comparator, and a level scaler. The DCO generates a frequency signal depending on an input Digital Tuning Word (DTW). The divider divides the frequency signal at an integer ratio. The PFD generates a signal representing a phase difference between a divided frequency signal and a reference signal. The TDC measures a time interval of the phase difference using the signal representing the phase difference. The delay comparator calculates a time interval in the case where rising edges coincide from values measured by the TDC. The level scaler generates a DTW that operates the DCO using a digital code representing the time interval.

摘要翻译： 提供了无线通信系统中的数字锁相环（PLL）。 PLL包括数字控制振荡器（DCO），分频器，相位频率检测器（PFD），时间到数字转换器（TDC），延迟比较器和电平定标器。 DCO根据输入数字调谐字（DTW）产生频率信号。 分频器以整数比除成频率信号。 PFD产生表示分频信号和参考信号之间的相位差的信号。 TDC使用表示相位差的信号来测量相位差的时间间隔。 延迟比较器计算上升沿与TDC测量值相符的时间间隔。 级别缩放器生成使用表示时间间隔的数字代码来操作DCO的DTW。

公开(公告)号：US08330637B2

公开(公告)日：2012-12-11

申请号：US13089558

申请日：2011-04-19

申请人： Jae-Sup Lee ,  Kang-Yoon Lee ,  An-Soo Park ,  Young-Gun Pu ,  Joon-Sung Park

发明人： Jae-Sup Lee ,  Kang-Yoon Lee ,  An-Soo Park ,  Young-Gun Pu ,  Joon-Sung Park

IPC分类号： H03M1/50

CPC分类号： G04F10/005

摘要： A Time-to-Digital Converter (TDC) is provided. The TDC includes a first TDC unit for receiving a first input signal and a second input signal, delaying the first input signal on a specific time basis using each of first delay blocks, generating first phase-divided signals by performing first phase division on signals of input/output nodes for each of the first delay blocks on a predefined Phase-Interpolation (PI) delay time basis, and outputting the second input signal and a phase-divided signal closest to the second input signal, among the first phase-divided signals, a time amplifier for independently time-amplifying the second input signal and the phase-divided signal closest to the second input signal, and a second TDC unit for delaying a phase-divided signal closest to the time-amplified second input signal on a specific time basis using each of second delay blocks, and generating second phase-divided signals by performing second phase division on signals of input/output nodes for each of the second delay blocks on a predefined PI delay time basis.

摘要翻译： 提供了时间数字转换器（TDC）。 TDC包括用于接收第一输入信号和第二输入信号的第一TDC单元，使用每个第一延迟块在特定时间基础上延迟第一输入信号，通过对信号进行第一相位除法来产生第一相位分割信号 在预定义相位插值（PI）延迟时间的基础上，为每个第一延迟块输入/输出节点，并且在第一分相信号中输出第二输入信号和最接近第二输入信号的相分离信号 ，用于独立时间放大第二输入信号和最接近第二输入信号的分相信号的时间放大器，以及第二TDC单元，用于将最接近时间放大的第二输入信号的相分离信号延迟到特定 使用每个第二延迟块，并且通过对预定义的每个第二延迟块的输入/输出节点的信号执行第二相位除法来产生第二相位分割信号 d PI延迟时间基础。

公开(公告)号：US08552775B2

公开(公告)日：2013-10-08

申请号：US13589629

申请日：2012-08-20

申请人： Seung Sik Lee ,  Sangsung Choi ,  Young Ae Jeon ,  Sangjae Lee ,  Byoung Hak Kim ,  Mi Kyung Oh ,  Cheol-ho Shin ,  Kang-yoon Lee ,  YoungGun Pu ,  Joon-Sung Park

发明人： Seung Sik Lee ,  Sangsung Choi ,  Young Ae Jeon ,  Sangjae Lee ,  Byoung Hak Kim ,  Mi Kyung Oh ,  Cheol-ho Shin ,  Kang-yoon Lee ,  YoungGun Pu ,  Joon-Sung Park

IPC分类号： H03L7/06

CPC分类号： H03L7/0992

摘要： A digital phase-locked loop apparatus using FSK includes a PFD detecting phase differences between a reference clock and a frequency-divided signal, and a first adder for generating first digital control codes by adding first digital codes, second digital codes, and channel frequency codes including channel information to each other, the first digital codes being converted from time differences between first and second pulses. The apparatus further includes a digital filter correcting errors of the first digital control codes to generate second digital control codes, a DCO for varying an oscillating frequency in accordance with a digital tuning word based on the second digital control codes, and a dual modulus division unit dividing the oscillating frequency into a frequency-divided signal.

摘要翻译： 使用FSK的数字锁相环装置包括PFD检测参考时钟和分频信号之间的相位差，以及第一加法器，用于通过将第一数字码，第二数字码和频道频率码相加来产生第一数字控制码 包括彼此的信道信息，所述第一数字码从第一和第二脉冲之间的时间差转换。 该装置还包括校正第一数字控制码的误差以产生第二数字控制码的数字滤波器，用于根据第二数字控制码根据数字调谐字改变振荡频率的DCO，以及双模分割单元 将振荡频率分频成分频信号。