公开(公告)号：US4692900A

公开(公告)日：1987-09-08

申请号：US715835

申请日：1985-03-25

申请人： Kazuo Ooami ,  Yasuhisa Sugo ,  Tohru Takeshima

发明人： Kazuo Ooami ,  Yasuhisa Sugo ,  Tohru Takeshima

IPC分类号： G11C11/41 ,  G11C8/12 ,  G11C11/34 ,  G11C11/40 ,  G11C11/414 ,  G11C11/416 ,  G11C29/26 ,  G11C29/36 ,  G11C5/06 ,  G11C29/00

CPC分类号： G11C29/26 ,  G11C11/416 ,  G11C29/36 ,  G11C8/12

摘要： A semiconductor memory device provided with at least one block pair. Each block contains therein bit line pairs, word lines, memory cells, and circuitry for writing data by cooperating with the bit line pairs. The wiring pattern of the writing part located in one of the blocks is reversed to that of the writing part located in another block adjacent thereto, whereby the two facing bit lines of different blocks assume opposite logic levels when the same data logic is written into all the memory cells.

摘要翻译： 具有至少一个块对的半导体存储器件。 每个块包含位线对，字线，存储单元和用于通过与位线对协作来写入数据的电路。 位于其中一个块中的写入部分的布线图案与位于与其相邻的另一块中的写入部分的布线图案相反，从而当将相同的数据逻辑写入所有不同块时，不同块的两个相对的位线呈现相反的逻辑电平 记忆细胞。

公开(公告)号：US4665509A

公开(公告)日：1987-05-12

申请号：US533985

申请日：1983-09-20

申请人： Kazuo Ooami ,  Yasuhisa Sugo

发明人： Kazuo Ooami ,  Yasuhisa Sugo

IPC分类号： G11C8/06 ,  G11C8/10 ,  G11C11/408 ,  G11C11/413 ,  G11C11/415 ,  G11C8/00

CPC分类号： G11C8/10 ,  G11C11/415 ,  G11C8/06

摘要： This invention relates to a semiconductor memory having flip-flops which hold the address input in order to absorb skew thereof within the same chip. The flip-flops are connected to be of the master-slave type and an address decoder is provided between the master flip-flops and the slave flip-flops. A part of the time required for latching the address signal into the master flip-flops and a part of the time required for decoder operation are overlapped, and thereby a high operation rate can be realized. Parts of the circuits forming the flip-flop circuits are used in common to the address input buffer and also in common to the word line driver circuits.

摘要翻译： 本发明涉及一种半导体存储器，其具有保持地址输入的触发器，以便在同一芯片内吸收其偏斜。 触发器连接成主从型，并且在主触发器和从触发器之间提供地址解码器。 将地址信号锁存到主触发器中所需的一部分时间和解码器操作所需的一部分时间重叠，从而可以实现高操作速率。 形成触发器电路的电路的一部分与地址输入缓冲器共同使用，并且也与字线驱动器电路共同使用。

公开(公告)号：US4575824A

公开(公告)日：1986-03-11

申请号：US453116

申请日：1982-12-27

申请人： Miki Tanaka ,  Kazuo Ooami

发明人： Miki Tanaka ,  Kazuo Ooami

IPC分类号： G11C11/413 ,  G11C7/22 ,  G11C8/00 ,  G11C8/10 ,  G11C11/41 ,  G11C29/08 ,  G11C29/10 ,  H01L27/10 ,  G11C7/00

CPC分类号： G11C29/08 ,  G11C7/22 ,  G11C8/00 ,  G11C8/10

摘要： A method for controlling the readout or write-in of a semiconductor memory device, and an apparatus for the same. During the selection of memory cells in a memory cell array to readout or write in data, the steps of selecting the memory cells of a specific address in the memory cell array include accessing the memory cells of the specific address and then and only then accessing the memory cells of the designated address corresponding to address signals input from the outside.

摘要翻译： 一种用于控制半导体存储器件的读出或写入的方法及其装置。 在选择存储单元阵列中的存储器单元以读出或写入数据期间，选择存储单元阵列中的特定地址的存储单元的步骤包括访问特定地址的存储单元，然后仅访问 指定地址的存储单元对应于从外部输入的地址信号。