公开(公告)号：US20090154214A1

公开(公告)日：2009-06-18

申请号：US12370638

申请日：2009-02-13

申请人： Kikuko Sugimae ,  Satoshi Tanaka ,  Koji Hashimoto ,  Masayuki Ichige

发明人： Kikuko Sugimae ,  Satoshi Tanaka ,  Koji Hashimoto ,  Masayuki Ichige

IPC分类号： G11C5/02 ,  G11C5/06

CPC分类号： G11C5/063 ,  G11C16/0408 ,  H01L27/0207 ,  H01L27/105 ,  H01L27/11519 ,  H01L27/11526 ,  H01L27/11531

摘要： Borderless contacts for word lines or via contacts for bit lines are formed using interconnect patterns, a part of which is removed. A semiconductor memory includes: a plurality of active regions AAi, AAi, . . . , AAn, which extend on a memory cell array along the column length; a plurality of word line patterns WL1, WL2, . . . , extend along the row length and are non-uniformly arranged; a plurality of select gate line patterns SG1, SG2, . . . , are arranged parallel to the plurality of word line patterns; borderless contacts are formed near the ends of the word line patterns on the memory cell array, and are in contact with part of an interconnect extended from the end of the memory cell array, but are not in contact with interconnects adjacent to that interconnect; and bit line contacts are formed within contact forming regions provided by removing part of the plurality of word line patterns and select gate line patterns through double exposure.

摘要翻译： 用于字线的无边界触点或通过位线的触点使用互连图案形成，其中一部分被去除。 半导体存储器包括：多个有源区域AAi，AAi，...。 。 。 ，AAn，其沿着列长延伸在存储单元阵列上; 多个字线图案WL1，WL2，...。 。 。 沿着行长延伸并且不均匀地布置; 多个选择栅极线图案SG1，SG2，...。 。 。 被平行于所述多个字线图形排列; 在存储单元阵列上的字线图案的端部附近形成无边界触点，并且与从存储单元阵列的端部延伸的互连部分接触，但不与与该互连件相邻的互连件接触; 并且通过去除多个字线图案的一部分而提供的接触形成区域内形成位线接触，并通过双重曝光选择栅极线图案。

公开(公告)号：US20070148973A1

公开(公告)日：2007-06-28

申请号：US11319895

申请日：2005-12-28

申请人： Masaaki Higashitani ,  Tuan Pham ,  Masayuki Ichige ,  Koji Hashimoto ,  Satoshi Tanaka ,  Kikuko Sugimae

发明人： Masaaki Higashitani ,  Tuan Pham ,  Masayuki Ichige ,  Koji Hashimoto ,  Satoshi Tanaka ,  Kikuko Sugimae

IPC分类号： H01L21/302 ,  B44C1/22 ,  H01L21/461

CPC分类号： H01L21/28123 ,  H01L21/32139 ,  H01L27/115 ,  H01L27/11521 ,  H01L27/11524

摘要： A non-volatile memory device having memory elements with a channel length of, e.g., 45-55 nm or less, is fabricated using existing lithographic techniques. In one approach, patterns of first and second photomasks are transferred to the same photoresist layer. The first photomask can have openings with a given feature size F that are spaced apart by the feature size F, for instance. The second photomask has an opening which is sized to create a desired inter-select gate gap, such as 3 F or 5 F. A third photomask is used to provide protective portions in a second photoresist layer over the select gate structures. The final structure has memory elements of width F spaced apart by a distance F, and select gates of width 3 F spaced apart by 3 F or 5 F. In another approach, the patterns of three photomasks are transferred to respective photoresist layers to create an analogous final structure.

摘要翻译： 使用现有的光刻技术制造具有例如45-55nm或更小的通道长度的存储元件的非易失性存储器件。 在一种方法中，第一和第二光掩模的图案被转移到相同的光致抗蚀剂层。 第一光掩模可以具有例如由特征尺寸F间隔开的具有给定特征尺寸F的开口。 第二光掩模具有一个开口，其尺寸被设计成产生期望的选择性间隙，例如3F或5F。第三光掩模用于在选择栅极结构上的第二光致抗蚀剂层中提供保护部分。 最终结构具有间隔开距离F的宽度为F的存储元件，并且以3F或5F隔开的宽度3F的选择栅极。另一种方法是将三个光掩模的图案转移到相应的光致抗蚀剂层，以产生 类似的最终结构。

公开(公告)号：US07847363B2

公开(公告)日：2010-12-07

申请号：US12370638

申请日：2009-02-13

申请人： Kikuko Sugimae ,  Satoshi Tanaka ,  Koji Hashimoto ,  Masayuki Ichige

发明人： Kikuko Sugimae ,  Satoshi Tanaka ,  Koji Hashimoto ,  Masayuki Ichige

IPC分类号： G11C5/00

CPC分类号： G11C5/063 ,  G11C16/0408 ,  H01L27/0207 ,  H01L27/105 ,  H01L27/11519 ,  H01L27/11526 ,  H01L27/11531

摘要： Borderless contacts for word lines or via contacts for bit lines are formed using interconnect patterns, a part of which is removed. A semiconductor memory includes: a plurality of active regions AAi, AAi+1, . . . , AAn, which extend on a memory cell array along the column length; a plurality of word line patterns WL1, WL2, . . . , extend along the row length and are non-uniformly arranged; a plurality of select gate line patterns SG1, SG2, . . . , are arranged parallel to the plurality of word line patterns; borderless contacts are formed near the ends of the word line patterns on the memory cell array, and are in contact with part of an interconnect extended from the end of the memory cell array, but are not in contact with interconnects adjacent to that interconnect; and bit line contacts are formed within contact forming regions provided by removing part of the plurality of word line patterns and select gate line patterns through double exposure.

摘要翻译： 用于字线的无边界触点或通过位线的触点使用互连图案形成，其中一部分被去除。 半导体存储器包括：多个有源区域AAi，AAi + 1，...， 。 。 ，AAn，其沿着列长延伸在存储单元阵列上; 多个字线图案WL1，WL2，...。 。 。 沿着行长延伸并且不均匀地布置; 多个选择栅极线图案SG1，SG2，...。 。 。 被平行于所述多个字线图形排列; 在存储单元阵列上的字线图案的端部附近形成无边界触点，并且与从存储单元阵列的端部延伸的互连部分接触，但不与与该互连件相邻的互连件接触; 并且通过去除多个字线图案的一部分而提供的接触形成区域内形成位线接触，并通过双重曝光选择栅极线图案。

公开(公告)号：US07365018B2

公开(公告)日：2008-04-29

申请号：US11319895

申请日：2005-12-28

申请人： Masaaki Higashitani ,  Tuan Pham ,  Masayuki Ichige ,  Koji Hashimoto ,  Satoshi Tanaka ,  Kikuko Sugimae

发明人： Masaaki Higashitani ,  Tuan Pham ,  Masayuki Ichige ,  Koji Hashimoto ,  Satoshi Tanaka ,  Kikuko Sugimae

IPC分类号： H01L21/302

CPC分类号： H01L21/28123 ,  H01L21/32139 ,  H01L27/115 ,  H01L27/11521 ,  H01L27/11524

摘要： A non-volatile memory device having memory elements with a channel length of, e.g., 45-55 nm or less, is fabricated using existing lithographic techniques. In one approach, patterns of first and second photomasks are transferred to the same photoresist layer. The first photomask can have openings with a given feature size F that are spaced apart by the feature size F, for instance. The second photomask has an opening which is sized to create a desired inter-select gate gap, such as 3 F or 5 F. A third photomask is used to provide protective portions in a second photoresist layer over the select gate structures. The final structure has memory elements of width F spaced apart by a distance F, and select gates of width 3 F spaced apart by 3 F or 5 F. In another approach, the patterns of three photomasks are transferred to respective photoresist layers to create an analogous final structure.

摘要翻译： 使用现有的光刻技术制造具有例如45-55nm或更小的通道长度的存储元件的非易失性存储器件。 在一种方法中，第一和第二光掩模的图案被转移到相同的光致抗蚀剂层。 第一光掩模可以具有例如由特征尺寸F间隔开的具有给定特征尺寸F的开口。 第二光掩模具有一个开口，其尺寸被设计成产生期望的选择性间隙，例如3F或5F。第三光掩模用于在选择栅极结构上的第二光致抗蚀剂层中提供保护部分。 最终结构具有间隔开距离F的宽度为F的存储元件，并且以3F或5F隔开的宽度3F的选择栅极。另一种方法是将三个光掩模的图案转移到相应的光致抗蚀剂层，以形成 类似的最终结构。

公开(公告)号：US20060077702A1

公开(公告)日：2006-04-13

申请号：US11125274

申请日：2005-05-10

申请人： Kikuko Sugimae ,  Satoshi Tanaka ,  Koji Hashimoto ,  Masayuki Ichige

发明人： Kikuko Sugimae ,  Satoshi Tanaka ,  Koji Hashimoto ,  Masayuki Ichige

IPC分类号： G11C5/06

CPC分类号： G11C5/063 ,  G11C16/0408 ,  H01L27/0207 ,  H01L27/105 ,  H01L27/11519 ,  H01L27/11526 ,  H01L27/11531

摘要： Borderless contacts for word lines or via contacts for bit lines are formed using interconnect patterns, a part of which is removed. A semiconductor memory includes: a plurality of active regions AAi, AAi+1, . . . , AAn, which extend on a memory cell array along the column length; a plurality of word line patterns WL1, WL2, . . . , extend along the row length and are non-uniformly arranged; a plurality of select gate line patterns SG1, SG2, . . . , are arranged parallel to the plurality of word line patterns; borderless contacts are formed near the ends of the word line patterns on the memory cell array, and are in contact with part of an interconnect extended from the end of the memory cell array, but are not in contact with interconnects adjacent to that interconnect; and bit line contacts are formed within contact forming regions provided by removing part of the plurality of word line patterns and select gate line patterns through double exposure.

摘要翻译： 用于字线的无边界触点或通过位线的触点使用互连图案形成，其中一部分被去除。 半导体存储器包括：多个有源区域AA 1，A 2，...，N 1，...， 。 。 ，沿着列长延伸在存储单元阵列上的AA 多个字线图形WL 1，WL 2，...。 。 。 沿着行长延伸并且不均匀地布置; 多个选择栅极线图案SG 1，SG 2，...。 。 。 被平行于所述多个字线图形排列; 在存储单元阵列上的字线图案的端部附近形成无边界触点，并且与从存储单元阵列的端部延伸的互连部分接触，但不与与该互连件相邻的互连件接触; 并且通过去除多个字线图案的一部分而提供的接触形成区域内形成位线接触，并通过双重曝光选择栅极线图案。

公开(公告)号：US08093662B2

公开(公告)日：2012-01-10

申请号：US12856850

申请日：2010-08-16

申请人： Kikuko Sugimae ,  Satoshi Tanaka ,  Koji Hashimoto ,  Masayuki Ichige

发明人： Kikuko Sugimae ,  Satoshi Tanaka ,  Koji Hashimoto ,  Masayuki Ichige

IPC分类号： H01L23/58

CPC分类号： G11C5/063 ,  G11C16/0408 ,  H01L27/0207 ,  H01L27/105 ,  H01L27/11519 ,  H01L27/11526 ,  H01L27/11531

摘要： Borderless contacts for word lines or via contacts for bit lines are formed using interconnect patterns, a part of which is removed. A semiconductor memory includes: a plurality of active regions AAi, AAi+1, . . . , AAn, which extend on a memory cell array along the column length; a plurality of word line patterns WL1, WL2, . . . , extend along the row length and are non-uniformly arranged; a plurality of select gate line patterns SG1, SG2, . . . , are arranged parallel to the plurality of word line patterns; borderless contacts are formed near the ends of the word line patterns on the memory cell array, and are in contact with part of an interconnect extended from the end of the memory cell array, but are not in contact with interconnects adjacent to that interconnect; and bit line contacts are formed within contact forming regions provided by removing part of the plurality of word line patterns and select gate line patterns through double exposure.

摘要翻译： 用于字线的无边界触点或通过位线的触点使用互连图案形成，其中一部分被去除。 半导体存储器包括：多个有源区域AAi，AAi + 1，...， 。 。 ，AAn，其沿着列长延伸在存储单元阵列上; 多个字线图案WL1，WL2，...。 。 。 沿着行长延伸并且不均匀地布置; 多个选择栅极线图案SG1，SG2，...。 。 。 被平行于所述多个字线图形排列; 在存储单元阵列上的字线图案的端部附近形成无边界触点，并且与从存储单元阵列的端部延伸的互连部分接触，但不与与该互连件相邻的互连件接触; 并且通过去除多个字线图案的一部分而提供的接触形成区域内形成位线接触，并通过双重曝光选择栅极线图案。

公开(公告)号：US08742529B2

公开(公告)日：2014-06-03

申请号：US13332665

申请日：2011-12-21

申请人： Kikuko Sugimae ,  Satoshi Tanaka ,  Koji Hashimoto ,  Masayuki Ichige

发明人： Kikuko Sugimae ,  Satoshi Tanaka ,  Koji Hashimoto ,  Masayuki Ichige

IPC分类号： H01L27/146

CPC分类号： G11C5/063 ,  G11C16/0408 ,  H01L27/0207 ,  H01L27/105 ,  H01L27/11519 ,  H01L27/11526 ,  H01L27/11531

摘要： A semiconductor memory includes: a plurality of active regions AAi, AAi−1, . . . , AAn, which extend on a memory cell array along the column length; a plurality of non-uniformly arranged word line patterns WL1, WL2, . . . , extending along the row length; a plurality of select gate line patterns SG1, SG2, . . . , arranged parallel to the plurality of word line patterns; borderless contacts formed near the ends of the word line patterns on the memory cell array, in contact with part of an interconnect extended from the end of the memory cell array, but not in contact with interconnects adjacent to that interconnect; and bit line contacts formed within contact forming regions provided by removing part of the plurality of word line patterns and select gate line patterns through double exposure.

摘要翻译： 半导体存储器包括：多个有源区域AAi，AAi-1，...， 。 。 ，AAn，其沿着列长延伸在存储单元阵列上; 多个非均匀布置的字线图形WL1，WL2，...。 。 。 ，沿着行长延伸; 多个选择栅极线图案SG1，SG2，...。 。 。 ，平行于所述多个字线图形排列; 与存储单元阵列上的字线图案的端部附近形成无边界的触点，与从存储单元阵列的端部延伸但不与该互连相邻的互连件接触的互连部分接触; 以及形成在通过去除多个字线图案的一部分而提供的接触形成区域内的位线接触，并且通过双曝光选择栅极线图案。

公开(公告)号：US20120119304A1

公开(公告)日：2012-05-17

申请号：US13332665

申请日：2011-12-21

申请人： Kikuko SUGIMAE ,  Satoshi Tanaka ,  Koji Hashimoto ,  Masayuki Ichige

发明人： Kikuko SUGIMAE ,  Satoshi Tanaka ,  Koji Hashimoto ,  Masayuki Ichige

IPC分类号： H01L27/088

CPC分类号： G11C5/063 ,  G11C16/0408 ,  H01L27/0207 ,  H01L27/105 ,  H01L27/11519 ,  H01L27/11526 ,  H01L27/11531

摘要： A semiconductor memory includes: a plurality of active regions AAi, AAi−1, . . . , AAn, which extend on a memory cell array along the column length; a plurality of non-uniformly arranged word line patterns WL1, WL2, . . . , extending along the row length; a plurality of select gate line patterns SG1, SG2, . . . , arranged parallel to the plurality of word line patterns; borderless contacts formed near the ends of the word line patterns on the memory cell array, in contact with part of an interconnect extended from the end of the memory cell array, but not in contact with interconnects adjacent to that interconnect; and bit line contacts formed within contact forming regions provided by removing part of the plurality of word line patterns and select gate line patterns through double exposure.

摘要翻译： 半导体存储器包括：多个有源区域AAi，AAi-1，...， 。 。 ，AAn，其沿着列长延伸在存储单元阵列上; 多个非均匀布置的字线图形WL1，WL2，...。 。 。 ，沿着行长延伸; 多个选择栅极线图案SG1，SG2，...。 。 。 ，平行于所述多个字线图形排列; 与存储单元阵列上的字线图案的端部附近形成无边界的触点，与从存储单元阵列的端部延伸但不与该互连相邻的互连件接触的互连部分接触; 以及形成在通过去除多个字线图案的一部分而提供的接触形成区域内的位线接触，并且通过双曝光选择栅极线图案。

公开(公告)号：US07528452B2

公开(公告)日：2009-05-05

申请号：US11125274

申请日：2005-05-10

申请人： Kikuko Sugimae ,  Satoshi Tanaka ,  Koji Hashimoto ,  Masayuki Ichige

发明人： Kikuko Sugimae ,  Satoshi Tanaka ,  Koji Hashimoto ,  Masayuki Ichige

IPC分类号： H01L27/088

CPC分类号： G11C5/063 ,  G11C16/0408 ,  H01L27/0207 ,  H01L27/105 ,  H01L27/11519 ,  H01L27/11526 ,  H01L27/11531

摘要： Borderless contacts for word lines or via contacts for bit lines are formed using interconnect patterns, a part of which is removed. A semiconductor memory includes: a plurality of active regions AAi, AAi+1, . . . , AAn, which extend on a memory cell array along the column length; a plurality of word line patterns WL1, WL2, . . . , extend along the row length and are non-uniformly arranged; a plurality of select gate line patterns SG1, SG2, . . . , are arranged parallel to the plurality of word line patterns; borderless contacts are formed near the ends of the word line patterns on the memory cell array, and are in contact with part of an interconnect extended from the end of the memory cell array, but are not in contact with interconnects adjacent to that interconnect; and bit line contacts are formed within contact forming regions provided by removing part of the plurality of word line patterns and select gate line patterns through double exposure.

摘要翻译： 用于字线的无边界触点或通过位线的触点使用互连图案形成，其中一部分被去除。 半导体存储器包括：多个有源区域AAi，AAi + 1，...， 。 。 ，AAn，其沿着列长延伸在存储单元阵列上; 多个字线图案WL1，WL2，...。 。 。 沿着行长延伸并且不均匀地布置; 多个选择栅极线图案SG1，SG2，...。 。 。 被平行于所述多个字线图形排列; 在存储单元阵列上的字线图案的端部附近形成无边界触点，并且与从存储单元阵列的端部延伸的互连部分接触，但不与与该互连件相邻的互连件接触; 并且通过去除多个字线图案的一部分而提供的接触形成区域内形成位线接触，并通过双重曝光选择栅极线图案。

公开(公告)号：US07498630B2

公开(公告)日：2009-03-03

申请号：US11559785

申请日：2006-11-14

申请人： Masayuki Ichige ,  Koji Hashimoto ,  Tatsuaki Kuji ,  Seiichi Mori ,  Riichiro Shirota ,  Yuji Takeuchi ,  Koji Sakui

发明人： Masayuki Ichige ,  Koji Hashimoto ,  Tatsuaki Kuji ,  Seiichi Mori ,  Riichiro Shirota ,  Yuji Takeuchi ,  Koji Sakui

IPC分类号： H01L29/76

CPC分类号： H01L27/11521 ,  G11C16/0483 ,  H01L27/0207 ,  H01L27/115 ,  H01L27/11519 ,  H01L27/11524

摘要： A nonvolatile semiconductor memory which is configured to include a plurality of word lines disposed in a row direction; a plurality of bit lines disposed in a column direction perpendicular to the word lines; memory cell transistors having a charge storage layer, provided in the column direction and an electronic storage condition of the memory cell transistor configured to be controlled by one of the plurality of the word lines connected to the memory cell; a plurality of first select transistors, each including a gate electrode, selecting the memory cell transistors provided in the column direction, arranged in the column direction and adjacent to the memory cell transistors at a first end of the memory cell transistors; and a first select gate line connected to each of the gate electrodes of the first select transistors.

摘要翻译： 一种非易失性半导体存储器，被配置为包括沿行方向布置的多个字线; 沿垂直于字线的列方向布置的多个位线; 具有沿列方向设置的电荷存储层的存储单元晶体管和存储单元晶体管的电子存储状态，其被配置为由连接到存储单元的多条字线之一控制; 多个第一选择晶体管，每个包括栅极，选择沿列方向设置的存储单元晶体管，其布置在存储单元晶体管的第一端处并与存储单元晶体管相邻; 以及连接到第一选择晶体管的每个栅电极的第一选择栅极线。