利索-全球专利检索

  1. 登录
  2. 注册

搜索结果

8 条记录 (耗时 0.014 秒)

    Generating Partially Sparse Generator Matrix for a Quasi-Cyclic Low-Density Parity-Check Encoder
    2.
    发明申请
    Generating Partially Sparse Generator Matrix for a Quasi-Cyclic Low-Density Parity-Check Encoder 有权
    生成准循环低密度奇偶校验编码器的部分稀疏发生器矩阵

    公开(公告)号：US20140298129A1

    公开(公告)日：2014-10-02

    申请号：US13852852

    申请日：2013-03-28

    申请人： LSI CORPORATION

    发明人： YingQuan Wu ,  Ivana Djurdjevic ,  Alexander Hubris

    IPC分类号： H03M13/13

    CPC分类号： H03M13/116 ,  H03M13/611 ,  H03M13/616

    摘要： A method and system for constructing a generator matrix is disclosed. The method includes: receiving a parity check matrix H, wherein the parity check matrix H includes multiple circulant sub-matrices; rearranging the parity check matrix H by column and row permutations to obtain a rearranged parity check matrix H′; and constructing the generator matrix G based on the rearranged parity check matrix H′.

    摘要翻译： 公开了一种用于构建发电机矩阵的方法和系统。 该方法包括：接收奇偶校验矩阵H，其中奇偶校验矩阵H包括多个循环子矩阵; 通过列和行排列重排奇偶校验矩阵H以获得重新排列的奇偶校验矩阵H'; 以及基于重新排列的奇偶校验矩阵H'构建生成矩阵G.

    READ POLICY FOR SYSTEM DATA OF SOLID STATE DRIVES
    3.
    发明申请
    READ POLICY FOR SYSTEM DATA OF SOLID STATE DRIVES 有权
    用于固态驱动系统数据的读取策略

    公开(公告)号：US20150286421A1

    公开(公告)日：2015-10-08

    申请号：US14269590

    申请日：2014-05-05

    申请人： LSI Corporation

    发明人： Zhengang Chen ,  Gordon J. Coleman ,  Earl T. Cohen ,  Ivana Djurdjevic ,  Erich F. Haratsch

    IPC分类号： G06F3/06 ,  H03M13/11

    CPC分类号： G06F3/0617 ,  G06F3/0632 ,  G06F3/0679 ,  H03M13/1108

    摘要： An apparatus includes a plurality of memory dies and a controller. The controller may be communicatively coupled to the plurality of memory dies and configured to utilize multiple copies of a root record containing system data during a boot-up process. The multiple copies of the root record are stored using at least two of the plurality of memory dies.

    摘要翻译： 一种装置包括多个存储器管芯和一个控制器。 控制器可以通信地耦合到多个存储器管芯并且被配置为在引导过程期间利用包含系统数据的根记录的多个副本。 使用多个存储器管芯中的至少两个来存储根记录的多个拷贝。

    Generating partially sparse generator matrix for a quasi-cyclic low-density parity-check encoder
    4.
    发明授权
    Generating partially sparse generator matrix for a quasi-cyclic low-density parity-check encoder 有权
    为准循环低密度奇偶校验编码器生成部分稀疏发生器矩阵

    公开(公告)号：US09037945B2

    公开(公告)日：2015-05-19

    申请号：US13852852

    申请日：2013-03-28

    申请人： LSI Corporation

    发明人： YingQuan Wu ,  Ivana Djurdjevic ,  Alexander Hubris

    IPC分类号： H03M13/00 ,  H03M13/11

    CPC分类号： H03M13/116 ,  H03M13/611 ,  H03M13/616

    摘要： A method and system for constructing a generator matrix is disclosed. The method includes: receiving a parity check matrix H, wherein the parity check matrix H includes multiple circulant sub-matrices; rearranging the parity check matrix H by column and row permutations to obtain a rearranged parity check matrix H′; and constructing the generator matrix G based on the rearranged parity check matrix H′.

    摘要翻译： 公开了一种用于构建发电机矩阵的方法和系统。 该方法包括：接收奇偶校验矩阵H，其中奇偶校验矩阵H包括多个循环子矩阵; 通过列和行排列重排奇偶校验矩阵H以获得重新排列的奇偶校验矩阵H'; 以及基于重新排列的奇偶校验矩阵H'构建生成矩阵G.

    Methods and systems for reducing decoder error floor for an electronic non-volatile computer storage apparatus
    5.
    发明授权
    Methods and systems for reducing decoder error floor for an electronic non-volatile computer storage apparatus 有权
    用于减少电子非易失性计算机存储装置的解码器错误的方法和系统

    公开(公告)号：US09513982B1

    公开(公告)日：2016-12-06

    申请号：US14273719

    申请日：2014-05-09

    申请人： LSI Corporation

    发明人： Yunxiang Wu ,  Ivana Djurdjevic ,  Yu Cai ,  Earl Cohen ,  Erich F. Haratsch

    IPC分类号： G11C29/00 ,  G06F11/07

    CPC分类号： G06F11/073 ,  B29C64/153 ,  B33Y10/00 ,  B33Y30/00 ,  H05B6/101 ,  H05B6/40

    摘要： An electronic non-volatile computer storage apparatus and methods for reducing decoder error floor for such a storage apparatus are disclosed. An analysis process it utilized to study one or more performance metrics of a decoder of the storage apparatus in order to determine various endurance points throughout the lifetime of that particular type of storage apparatus. Theses endurance points indicate when different scaling factors should be applied and/or when log-likelihood ratio should be re-measured to accommodate physical degradations over time.

    摘要翻译： 公开了一种电子非易失性计算机存储装置和用于减少这种存储装置的解码器错误的方法。 其用于研究存储装置的解码器的一个或多个性能度量的分析过程，以便确定该特定类型的存储装置的整个寿命期内的各种耐久点。 这些耐力点表明应该应用不同的比例因子和/或当应该重新测量对数似然比以适应随时间的物理退化时。

    MITIGATION OF WRITE ERRORS IN MULTI-LEVEL CELL FLASH MEMORY THROUGH ADAPTIVE ERROR CORRECTION CODE DECODING
    7.
    发明申请
    MITIGATION OF WRITE ERRORS IN MULTI-LEVEL CELL FLASH MEMORY THROUGH ADAPTIVE ERROR CORRECTION CODE DECODING 有权
    通过自适应错误修正代码解码减少多级单元闪存中的写入错误

    公开(公告)号：US20150229337A1

    公开(公告)日：2015-08-13

    申请号：US14194180

    申请日：2014-02-28

    申请人： LSI Corporation

    发明人： AbdelHakim S. Alhussien ,  Ivana Djurdjevic ,  Yu Cai ,  Erich F. Haratsch ,  Yue Li ,  Earl T. Cohen

    IPC分类号： H03M13/35 ,  G06F11/10

    CPC分类号： H03M13/35 ,  G06F11/1072 ,  H03M13/09 ,  H03M13/1102 ,  H03M13/13 ,  H03M13/2906

    摘要： An apparatus includes a controller and an adaptive error correction code decoder. The controller may be configured to read data from and write data to a memory device. The controller may be further configured to write data in a two-step process, which includes (i) after writing data to a least significant bit (LSB) page, checking the data stored in the LSB page using a first strength error correction code (ECC) decoding process and (ii) after writing data to a most significant bit (MSB) page associated with the LSB page, checking the data stored in both the LSB and MSB pages using a second strength error correction code (ECC) decoding process.

    摘要翻译： 一种装置包括控制器和自适应纠错码解码器。 控制器可以被配置为从存储器设备读取数据并写入数据。 控制器还可以被配置为以两步过程写入数据，其包括（i）在将数据写入最低有效位（LSB）页面之后，使用第一强度纠错码（LSB）检查存储在LSB页中的数据 ECC）解码过程，并且（ii）在将数据写入与LSB页面相关联的最高有效位（MSB）页面之后，使用第二强度纠错码（ECC）解码处理来检查存储在LSB和MSB页面中的数据。