利索-全球专利检索

  1. 登录
  2. 注册

搜索结果

9 条记录 (耗时 0.018 秒)

    Approximation circuit and method
    1.
    发明授权
    Approximation circuit and method 失效
    近似电路及方法

    公开(公告)号：US06581085B1

    公开(公告)日：2003-06-17

    申请号：US09310184

    申请日：1999-05-12

    申请人： Lordson L. Yue ,  Parin B. Dalal ,  Avery Wang

    发明人： Lordson L. Yue ,  Parin B. Dalal ,  Avery Wang

    IPC分类号： G06F738

    CPC分类号： G06F7/535 ,  G06F1/03 ,  G06F17/17 ,  G06F2101/12 ,  G06F2207/5356

    摘要： An approximation circuit approximates a function f(x) of an input value “x” by adding at least the first two terms in a Taylor series (i.e., f(a) and f′(a)(x−a)) where “a” is a number reasonably close to value “x”. The first term is generated by a first look-up table which receives the approximation value “a”. The first look-up table generates a function f(a) of the approximation value “a”. The second look-up table generates a first derivative f′(a) of the function f(a). A first multiplier then multiplies the first derivative f′(a) by a difference (x−a) between input value “x” and approximation value “a” to generate a product f′(a)(x−a). The approximation circuit can approximate the function f(x) by adding the third term of the Taylor series, (½)f″(a)(x−a)2.

    摘要翻译： 近似电路通过将泰勒级数（即f（a）和f'（a）（xa））中的前两项相加，至少加上输入值“x”的函数f（x），其中“a” 是一个相当接近价值“x”的数字。 第一项由接收近似值“a”的第一查询表生成。 第一查找表生成近似值“a”的函数f（a）。 第二查询表生成函数f（a）的一阶导数f'（a）。 然后，第一乘法器将一阶导数f'（a）乘以输入值“x”和近似值“a”之间的差（x-a），以产生乘积f'（a）（x-a）。 近似电路可以通过加上泰勒级数（½）f“（a）（x-a）2的第三项来近似函数f（x）。

    VARIABLE-LENGTH CODE DECODER
    2.
    发明申请
    VARIABLE-LENGTH CODE DECODER 有权
    可变长度代码解码器

    公开(公告)号：US20120070094A1

    公开(公告)日：2012-03-22

    申请号：US13305084

    申请日：2011-11-28

    申请人： Chad E. Fogg ,  Nital P. Patwa ,  Parin B. Dalal ,  Stephen C. Purcell ,  Korbin Van Dyke ,  Steve C. Hale

    发明人： Chad E. Fogg ,  Nital P. Patwa ,  Parin B. Dalal ,  Stephen C. Purcell ,  Korbin Van Dyke ,  Steve C. Hale

    IPC分类号： G06K9/36

    CPC分类号： H04N19/436 ,  H04N19/44 ,  H04N19/61 ,  H04N19/91

    摘要： An apparatus includes at least one general purpose register and at least one special purpose register and an execution unit that executes at least two instructions in parallel, to decode variable length codes, wherein each of the instructions share use of the at least one general purpose register and the at least one special purpose register. In one example, a processor stores variable length code information among a plurality of general purpose registers and generates decoded variable length code information by decoding the at least one variable length code. The processor also stores the decoded variable length code information among the plurality of general purpose registers.

    摘要翻译： 一种装置包括至少一个通用寄存器和至少一个专用寄存器和执行单元，其并行地执行至少两个指令，以解码可变长度代码，其中每个指令共享至少一个通用寄存器的使用 和至少一个专用寄存器。 在一个示例中，处理器在多个通用寄存器之间存储可变长度代码信息，并通过解码至少一个可变长度代码来生成解码的可变长度代码信息。 处理器还在多个通用寄存器之间存储解码的可变长度代码信息。

    Variable-length code decoder
    3.
    发明授权
    Variable-length code decoder 有权
    可变长度码解码器

    公开(公告)号：US08086055B2

    公开(公告)日：2011-12-27

    申请号：US12428045

    申请日：2009-04-22

    申请人： Chad E. Fogg ,  Nital P. Patwa ,  Parin B. Dalal ,  Stephen C. Purcell ,  Korbin Van Dyke ,  Steve C. Hale

    发明人： Chad E. Fogg ,  Nital P. Patwa ,  Parin B. Dalal ,  Stephen C. Purcell ,  Korbin Van Dyke ,  Steve C. Hale

    IPC分类号： G06K9/36 ,  G06K9/46

    CPC分类号： H04N19/436 ,  H04N19/44 ,  H04N19/61 ,  H04N19/91

    摘要： An apparatus includes at least one general purpose register and at least one special purpose register and an execution unit that executes at least two instructions in parallel, to decode variable length codes, wherein each of the instructions share use of the at least one general purpose register and the at least one special purpose register. In one example, a processor stores variable length code information among a plurality of general purpose registers and generates decoded variable length code information by decoding the at least one variable length code. The processor also stores the decoded variable length code information among the plurality of general purpose registers.

    摘要翻译： 一种装置包括至少一个通用寄存器和至少一个专用寄存器和执行单元，其并行地执行至少两个指令，以解码可变长度代码，其中每个指令共享至少一个通用寄存器的使用 和至少一个专用寄存器。 在一个示例中，处理器在多个通用寄存器之间存储可变长度代码信息，并通过解码至少一个可变长度代码来生成解码的可变长度代码信息。 处理器还在多个通用寄存器之间存储解码的可变长度代码信息。

    Circuit and method for fast squaring by breaking the square into a plurality of terms
    6.
    发明授权
    Circuit and method for fast squaring by breaking the square into a plurality of terms 有权
    通过将正方形分解成多个术语来快速平方的电路和方法

    公开(公告)号：US06260056B1

    公开(公告)日：2001-07-10

    申请号：US09138301

    申请日：1998-08-21

    申请人： Parin B. Dalal

    发明人： Parin B. Dalal

    IPC分类号： G06F738

    CPC分类号： G06F7/552 ,  G06F2207/5523

    摘要： A squaring circuit includes an input terminal that carries a k-bit input value. The k-bit input value has left m-bit and right (k−m)-bit portions representing respective left and right hand values. A left hand squaring circuit receives the left hand m-bit portion and generates a first term bit group representing a square of the left hand value. A multiplier multiplies the left hand m-bit portion and the right hand (k−m)-bit portion to generate a second term bit group representing a product of the left and right hand values. A right hand squaring circuit generates a third term bit group representing a square of the right hand value. An adder adds the second term bit group with a concatenation of the first and third term bit groups and generate the square of the k-bit input value.

    摘要翻译： 平方电路包括具有k位输入值的输入端。 k位输入值已经离开表示相应的左右手值的m位和右（k-m）位部分。 左手平方电路接收左手m位部分并产生表示左手值的平方的第一项位组。 乘法器将左手m位部分和右手（k-m）位部分相乘以产生表示左右手数值的乘积的第二项位组。 右手平方电路产生表示右手值的平方的第三项位组。 加法器将第二项位组与第一和第三项位组的级联相加，并产生k位输入值的平方。

    Variable-length code decoder
    7.
    发明授权
    Variable-length code decoder 有权
    可变长度码解码器

    公开(公告)号：US08824819B2

    公开(公告)日：2014-09-02

    申请号：US13305084

    申请日：2011-11-28

    申请人： Chad E. Fogg ,  Nital P. Patwa ,  Parin B. Dalal ,  Stephen C. Purcell ,  Korbin Van Dyke ,  Stephen C. Hale

    发明人： Chad E. Fogg ,  Nital P. Patwa ,  Parin B. Dalal ,  Stephen C. Purcell ,  Korbin Van Dyke ,  Stephen C. Hale

    IPC分类号： G06K9/36 ,  G06K9/46

    CPC分类号： H04N19/436 ,  H04N19/44 ,  H04N19/61 ,  H04N19/91

    摘要： An apparatus includes at least one general purpose register and at least one special purpose register and an execution unit that executes at least two instructions in parallel, to decode variable length codes, wherein each of the instructions share use of the at least one general purpose register and the at least one special purpose register. In one example, a processor stores variable length code information among a plurality of general purpose registers and generates decoded variable length code information by decoding the at least one variable length code. The processor also stores the decoded variable length code information among the plurality of general purpose registers.

    摘要翻译： 一种装置包括至少一个通用寄存器和至少一个专用寄存器和执行单元，其并行地执行至少两个指令，以解码可变长度代码，其中每个指令共享至少一个通用寄存器的使用 和至少一个专用寄存器。 在一个示例中，处理器在多个通用寄存器之间存储可变长度代码信息，并通过解码至少一个可变长度代码来生成解码的可变长度代码信息。 处理器还在多个通用寄存器之间存储解码的可变长度代码信息。

    Modified adder tree structure and method using logic and gates to generate carry-in values
    9.
    发明授权
    Modified adder tree structure and method using logic and gates to generate carry-in values 有权
    改进的加法器树结构和方法使用逻辑和门来生成进位值

    公开(公告)号：US6127842A

    公开(公告)日：2000-10-03

    申请号：US344912

    申请日：1999-06-24

    申请人： Parin B. Dalal ,  Steve Hale ,  Stephen C. Purcell ,  Nital Patwa

    发明人： Parin B. Dalal ,  Steve Hale ,  Stephen C. Purcell ,  Nital Patwa

    IPC分类号： G06F7/50 ,  G06F7/52 ,  G06F7/60 ,  H03K19/173

    CPC分类号： G06F7/5318 ,  G06F7/509 ,  G06F7/607

    摘要： In accordance with the present invention, an adder tree structure includes at least two adder stages. In the circuit and method according to the present invention, the first of the two adder stages generates two bits of a common weight and other more significant bits of a weight one bit more significant than the two bits of the common weight. The second of the two adder stages includes an adder that receives the more significant bits generated in the first of the two adder stages. The second adder stage also includes an AND gate which receives and logically AND's the two bits of the common weight to generate a carry-in bit for the adder in the second stage. The above adder tree structure and adding method have an advantage of permitting more input terminals of adders to contain information about the input values to the adder tree structure. Therefore, the adders are used more efficiently and less adders are required to perform a specific function.

    摘要翻译： 根据本发明，加法器树结构包括至少两个加法器级。 在根据本发明的电路和方法中，两个加法器级中的第一个产生公共权重的两个比特和比公共权重的两个比特重一比特的权重的其他更高有效比特。 两个加法器级中的第二级包括一个加法器，其接收在两个加法器级中的第一级中产生的更高有效位。 第二加法器级还包括与门，其接收和逻辑与公共权重的两个比特以在第二级中产生加法器的进位位。 上述加法器树结构和附加方法具有允许加法器的更多输入端子包含关于加法器树结构的输入值的信息的优点。 因此，加法器被更有效地使用，并且需要较少的加法器来执行特定的功能。