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    T-switch buffer, in particular for FPGA architectures
    7.
    发明授权
    T-switch buffer, in particular for FPGA architectures 有权
    T开关缓冲器，特别适用于FPGA架构

    公开(公告)号：US07683674B2

    公开(公告)日：2010-03-23

    申请号：US11810792

    申请日：2007-06-06

    申请人： Luca Ciccarelli ,  Andrea Lodi

    发明人： Luca Ciccarelli ,  Andrea Lodi

    IPC分类号： H03K19/094

    CPC分类号： H03K17/693 ,  H03K19/17736 ,  H03K19/17784

    摘要： An embodiment of the invention relates to a T-switch for connecting first, second and third lines and comprising an input section in turn including first, second and third input pass transistors, each connecting a respective line with a first internal node of the T-switch, an output section in turn including first, second and third output pass transistors, each connecting a respective line with a second internal node of the T-switch, and a single buffer stage connected to a first and a second voltage reference and inserted between the first and second internal node.

    摘要翻译： 本发明的实施例涉及一种用于连接第一，第二和第三线路的T开关，并且包括输入部分，其依次包括第一，第二和第三输入传输晶体管，每个输入传输晶体管将相应的线路与T形开关的第一内部节点连接， 开关，输出部分依次包括第一，第二和第三输出传输晶体管，每个输出传输晶体管将相应的线路与T开关的第二内部节点连接，以及单个缓冲级，其连接到第一和第二参考电压并插入在 第一和第二内部节点。

    T-switch buffer, in particular for FPGA architectures
    8.
    发明申请
    T-switch buffer, in particular for FPGA architectures 有权
    T开关缓冲器，特别适用于FPGA架构

    公开(公告)号：US20070279088A1

    公开(公告)日：2007-12-06

    申请号：US11810792

    申请日：2007-06-06

    申请人： Luca Ciccarelli ,  Andrea Lodi

    发明人： Luca Ciccarelli ,  Andrea Lodi

    IPC分类号： H03K19/173

    CPC分类号： H03K17/693 ,  H03K19/17736 ,  H03K19/17784

    摘要： An embodiment of the invention relates to a T-switch for connecting first, second and third lines and comprising an input section in turn including first, second and third input pass transistors, each connecting a respective line with a first internal node of the T-switch, an output section in turn including first, second and third output pass transistors, each connecting a respective line with a second internal node of the T-switch, and a single buffer stage connected to a first and a second voltage reference and inserted between the first and second internal node.

    摘要翻译： 本发明的实施例涉及一种用于连接第一，第二和第三线路的T开关，并且包括输入部分，其依次包括第一，第二和第三输入传输晶体管，每个输入传输晶体管将相应的线路与T形开关的第一内部节点连接， 开关，输出部分依次包括第一，第二和第三输出传输晶体管，每个输出传输晶体管将相应的线路与T开关的第二内部节点连接，以及单个缓冲级，其连接到第一和第二参考电压并插入在 第一和第二内部节点。

    Using Infeasible Nodes to Select Branching Variables
    10.
    发明申请
    Using Infeasible Nodes to Select Branching Variables 有权
    使用不可行节点选择分支变量

    公开(公告)号：US20120173586A1

    公开(公告)日：2012-07-05

    申请号：US13421675

    申请日：2012-03-15

    申请人： Emilie Jeanne Anne Danna ,  Andrea Lodi

    发明人： Emilie Jeanne Anne Danna ,  Andrea Lodi

    IPC分类号： G06F17/30

    CPC分类号： G06F17/30961

    摘要： An optimization engine identifies an infeasible node in a tree data structure that corresponds to a programming model, and computes a fake objective value for the infeasible node. The optimization engine then updates a branching variable pseudocost using the fake objective value. Next, the optimization engine uses multiple branching variable pseudocosts corresponding to multiple branching variable candidates in order to select one of the branching variable candidates. In turn, the optimization engine branches to the corresponding branch of the selected branching variable.

    摘要翻译： 优化引擎识别与编程模型相对应的树数据结构中的不可行节点，并计算不可行节点的假目标值。 优化引擎然后使用假目标值更新一个分支变量pseudocost。 接下来，优化引擎使用与多个分支变量候选对应的多个分支变量pseudocost，以便选择一个分支变量候选。 反过来，优化引擎分支到所选择的分支变量的相应分支。