公开(公告)号：US08924896B2

公开(公告)日：2014-12-30

申请号：US13755374

申请日：2013-01-31

申请人： Lynn Wang ,  Vito Dai ,  Luigi Capodieci

发明人： Lynn Wang ,  Vito Dai ,  Luigi Capodieci

IPC分类号： G06F17/50

CPC分类号： G06F17/50 ,  G06F17/5081 ,  Y02T10/82

摘要： A process and apparatus are provided for automated pattern-based semiconductor design layout correction. Embodiments include scanning a drawn semiconductor design layout to determine a difficult-to-manufacture pattern within the drawn semiconductor design layout based on a match with a pre-characterized difficult-to-manufacture pattern, determining a corrected pattern based on a pre-determined correlation between the corrected pattern and the pre-characterized difficult-to-manufacture pattern, and replacing the difficult-to-manufacture pattern with the corrected pattern within the drawn semiconductor design layout.

摘要翻译： 提供了一种用于基于自动图案的半导体设计布局校正的工艺和装置。 实施例包括扫描绘制的半导体设计布局以基于与预先表征的难以制造的图案的匹配来确定所绘制的半导体设计布局内的难以制造的图案，基于预定的相关性来确定校正的图案 在校正图案和预先表征的难以制造图案之间，并且在所绘制的半导体设计布局内用修正图案代替难以制造的图案。

公开(公告)号：US20140215415A1

公开(公告)日：2014-07-31

申请号：US13755374

申请日：2013-01-31

申请人： Lynn WANG ,  Vito Dai ,  Luigi Capodieci

发明人： Lynn WANG ,  Vito Dai ,  Luigi Capodieci

IPC分类号： G06F17/50

CPC分类号： G06F17/50 ,  G06F17/5081 ,  Y02T10/82

摘要： A process and apparatus are provided for automated pattern-based semiconductor design layout correction. Embodiments include scanning a drawn semiconductor design layout to determine a difficult-to-manufacture pattern within the drawn semiconductor design layout based on a match with a pre-characterized difficult-to-manufacture pattern, determining a corrected pattern based on a pre-determined correlation between the corrected pattern and the pre-characterized difficult-to-manufacture pattern, and replacing the difficult-to-manufacture pattern with the corrected pattern within the drawn semiconductor design layout.

摘要翻译： 提供了一种用于基于自动图案的半导体设计布局校正的工艺和装置。 实施例包括扫描绘制的半导体设计布局以基于与预先表征的难以制造的图案的匹配来确定所绘制的半导体设计布局内的难以制造的图案，基于预定的相关性来确定校正的图案 在校正图案和预先表征的难以制造图案之间，并且在所绘制的半导体设计布局内用修正图案代替难以制造的图案。

公开(公告)号：US08418105B1

公开(公告)日：2013-04-09

申请号：US13349412

申请日：2012-01-12

申请人： Lynn T. Wang ,  Vito Dai ,  Luigi Capodieci

发明人： Lynn T. Wang ,  Vito Dai ,  Luigi Capodieci

IPC分类号： G06F17/50

CPC分类号： G06F17/5081

摘要： A method for fabricating an integrated circuit is disclosed that includes, in accordance with an embodiment, providing a drawn layout logical design for the integrated circuit, the logical design including a plurality of patterns; checking the plurality of patterns for double patterning technology compliance; identifying a non-double patterning technology compliant pattern; providing a double patterning technology compliant pattern for replacing the identified non-double patterning technology compliant pattern, thereby creating a modified logical design; generating a mask set implementing the modified logical design; and employing the mask set to implement the modified logical design in and on a semiconductor substrate.

摘要翻译： 公开了一种用于制造集成电路的方法，其包括根据实施例，为集成电路提供绘制的布局逻辑设计，所述逻辑设计包括多个图案; 检查多种图案以进行双重图案化技术合规; 识别非双重图案化技术兼容图案; 提供用于替换所识别的非双图案化技术兼容图案的双重图案化技术兼容图案，由此创建经修改的逻辑设计; 生成实现修改后的逻辑设计的掩码集; 并且采用该掩模组来实现在半导体衬底中和之上的修改的逻辑设计。

公开(公告)号：US20130219347A1

公开(公告)日：2013-08-22

申请号：US13400445

申请日：2012-02-20

申请人： Yi Zou ,  Swamy Muddu ,  Lynn T. Wang ,  Vito Dai ,  Luigi Capodieci ,  Peng Xie

发明人： Yi Zou ,  Swamy Muddu ,  Lynn T. Wang ,  Vito Dai ,  Luigi Capodieci ,  Peng Xie

IPC分类号： G06F17/50

CPC分类号： G03F1/70

摘要： Methods for fabricating semiconductor devices are provided. In an embodiment, a method of fabricating a semiconductor device includes scanning a circuit design layout and proposing patterns for decomposed layouts. The proposed patterns are then compared with a library of prior patterns including a category of forbidden patterns and a category of preferred patterns. If a selected proposed pattern matches a forbidden pattern, the selected proposed pattern is eliminated. If the selected proposed pattern matches a preferred pattern, then the selected proposed pattern is identified for use in the decomposed layouts. Decomposed layouts are generated from the identified patterns. A plurality of masks is fabricated based on the decomposed layouts. Then a multiple patterning lithographic technique is performed with the plurality of masks on a semiconductor substrate.

摘要翻译： 提供制造半导体器件的方法。 在一个实施例中，制造半导体器件的方法包括扫描电路设计布局并提出用于分解布局的图案。 然后将所提出的模式与包括禁止模式类别和优选模式类别的先前模式的库进行比较。 如果所选择的提议模式匹配禁止模式，则删除所选择的提议模式。 如果所选择的提出的模式匹配优选模式，则所选择的提出的模式被识别用于分解的布局。 分辨的布局是从识别的图案生成的。 基于分解的布局制造多个掩模。 然后用半导体衬底上的多个掩模进行多重图形化光刻技术。

公开(公告)号：US08555215B2

公开(公告)日：2013-10-08

申请号：US13400445

申请日：2012-02-20

申请人： Yi Zou ,  Swamy Maddu ,  Lynn T. Wang ,  Vito Dai ,  Luigi Capodieci ,  Peng Xie

发明人： Yi Zou ,  Swamy Maddu ,  Lynn T. Wang ,  Vito Dai ,  Luigi Capodieci ,  Peng Xie

IPC分类号： G06F17/50

CPC分类号： G03F1/70

摘要： Methods for fabricating semiconductor devices are provided. In an embodiment, a method of fabricating a semiconductor device includes scanning a circuit design layout and proposing patterns for decomposed layouts. The proposed patterns are then compared with a library of prior patterns including a category of forbidden patterns and a category of preferred patterns. If a selected proposed pattern matches a forbidden pattern, the selected proposed pattern is eliminated. If the selected proposed pattern matches a preferred pattern, then the selected proposed pattern is identified for use in the decomposed layouts. Decomposed layouts are generated from the identified patterns. A plurality of masks is fabricated based on the decomposed layouts. Then a multiple patterning lithographic technique is performed with the plurality of masks on a semiconductor substrate.

摘要翻译： 提供制造半导体器件的方法。 在一个实施例中，制造半导体器件的方法包括扫描电路设计布局并提出用于分解布局的图案。 然后将所提出的模式与包括禁止模式类别和优选模式类别的先前模式的库进行比较。 如果所选择的提议模式匹配禁止模式，则删除所选择的提议模式。 如果所选择的提出的模式匹配优选模式，则所选择的提出的模式被识别用于分解的布局。 分辨的布局是从识别的图案生成的。 基于分解的布局制造多个掩模。 然后用半导体衬底上的多个掩模进行多重图形化光刻技术。

公开(公告)号：US07757190B2

公开(公告)日：2010-07-13

申请号：US11613006

申请日：2006-12-19

申请人： Vito Dai ,  Jie Yang ,  Norma Rodriguez ,  Luigi Capodieci

发明人： Vito Dai ,  Jie Yang ,  Norma Rodriguez ,  Luigi Capodieci

IPC分类号： G06F17/50

CPC分类号： G06F17/5081 ,  G06F2217/12 ,  Y02P90/265

摘要： Layout patterns are identified as problematic when they have particular parameters required to exceed standard limits. The problematic layout patterns are associated with preferred design rules in a DRC-Plus deck. Layout data is scanned to generate match locations of any problematic layout patterns. The match locations are forwarded to a DRC engine that compares layout parameters of the match locations to corresponding preferred layout rules in the DRC-Plus deck. The DRC-Plus check results are used to modify the layout to improve manufacturability of the layout.

摘要翻译： 当他们具有超过标准限制所需的特定参数时，布局模式被识别为有问题的。 有问题的布局模式与DRC-Plus面板中的首选设计规则相关联。 扫描布局数据以生成任何有问题的布局模式的匹配位置。 匹配位置被转发到DRC引擎，其将匹配位置的布局参数与DRC-Plus卡板中的相应优选布局规则进行比较。 DRC-Plus检查结果用于修改布局以提高布局的可制造性。

公开(公告)号：US20080148211A1

公开(公告)日：2008-06-19

申请号：US11613006

申请日：2006-12-19

申请人： Vito Dai ,  Jie Yang ,  Norma Rodriguez ,  Luigi Capodieci

发明人： Vito Dai ,  Jie Yang ,  Norma Rodriguez ,  Luigi Capodieci

IPC分类号： G06F9/455

CPC分类号： G06F17/5081 ,  G06F2217/12 ,  Y02P90/265

摘要： Layout patterns are identified as problematic when they have particular parameters required to exceed standard limits. The problematic layout patterns are associated with preferred design rules in a DRC-Plus deck. Layout data is scanned to generate match locations of any problematic layout patterns. The match locations are forwarded to a DRC engine that compares layout parameters of the match locations to corresponding preferred layout rules in the DRC-Plus deck. The DRC-Plus check results are used to modify the layout to improve manufacturability of the layout.

摘要翻译： 当他们具有超过标准限制所需的特定参数时，布局模式被识别为有问题的。 有问题的布局模式与DRC-Plus面板中的首选设计规则相关联。 扫描布局数据以生成任何有问题的布局模式的匹配位置。 匹配位置被转发到DRC引擎，其将匹配位置的布局参数与DRC-Plus卡板中的相应优选布局规则进行比较。 DRC-Plus检查结果用于修改布局以提高布局的可制造性。

公开(公告)号：US08918745B2

公开(公告)日：2014-12-23

申请号：US13803048

申请日：2013-03-14

申请人： Lynn Wang ,  Sriram Madhavan ,  Luigi Capodieci

发明人： Lynn Wang ,  Sriram Madhavan ,  Luigi Capodieci

IPC分类号： G06F17/50

CPC分类号： G06F17/5068 ,  G03F1/70 ,  G03F7/70466 ,  G03F7/70475

摘要： Methodology enabling a reduction in a density difference between two complementary exposure masks and/or windows of a layout and an apparatus for performing the method are disclosed. Embodiments include: determining a layer of an IC design having features to be resolved by first and second masks; determining a difference of density by comparing a first density of a first set of the features with a second density of a second set of the features; determining a region on the layer of a first feature to be resolved by the first mask; and inserting, within the region, a polygon to be resolved by the second mask based on the difference of density.

摘要翻译： 公开了能够降低布局的两个互补曝光掩模和/或窗口之间的密度差的方法，以及用于执行该方法的装置。 实施例包括：确定具有要由第一和第二掩模解决的特征的IC设计的层; 通过将第一组特征的第一密度与第二组特征的第二密度进行比较来确定密度差; 确定要由第一掩模解析的第一特征的层上的区域; 以及基于所述密度差在所述区域内插入由所述第二掩模求解的多边形。

公开(公告)号：US08124300B1

公开(公告)日：2012-02-28

申请号：US10999404

申请日：2004-11-30

申请人： Bhanwar Singh ,  Luigi Capodieci

发明人： Bhanwar Singh ,  Luigi Capodieci

IPC分类号： G03F1/00

CPC分类号： G03F1/32 ,  G03F1/72

摘要： A method of correcting a lithographic mask is disclosed. The method can include detecting a location of the mask that corresponds to a wafer location having a structure that is printed with a larger than desired dimension and reducing a thickness of at least a portion of a mask feature corresponding to the wafer structure to locally increase transmissivity of the mask feature.

摘要翻译： 公开了一种校正光刻掩模的方法。 该方法可以包括检测对应于具有以大于期望尺寸印刷的结构的晶片位置的掩模的位置，并且减小对应于晶片结构的掩模特征的至少一部分的厚度以局部增加透射率 的面具功能。

公开(公告)号：US20090144692A1

公开(公告)日：2009-06-04

申请号：US11948151

申请日：2007-11-30

申请人： JASON P. CAIN ,  Kevin R. Lensing ,  Bhanwar Singh ,  Luigi Capodieci ,  Cyrus E. Tabery

发明人： JASON P. CAIN ,  Kevin R. Lensing ,  Bhanwar Singh ,  Luigi Capodieci ,  Cyrus E. Tabery

IPC分类号： G06F17/50

CPC分类号： G03F1/36 ,  G03F1/68

摘要： A method includes specifying a plurality of optical proximity correction metrology sites on a wafer. Metrology data is collected from at least a subset of the metrology sites. Data values are predicted for the subset of the metrology sites using an optical proximity correction design model. The collected metrology data is compared to the predicted data values to generate an optical proximity correction metric. A problem condition associated with the optical proximity correction design model is identified based on the optical proximity correction metric.

摘要翻译： 一种方法包括在晶片上指定多个光学邻近校正度量位置。 计量学数据是从至少一个计量站点子集收集的。 使用光学邻近校正设计模型为量测站点的子集预测数据值。 将收集的测量数据与预测的数据值进行比较以产生光学邻近度校正度量。 基于光学邻近度校正度量来识别与光学接近校正设计模型相关联的问题状况。