公开(公告)号：US20130175633A1

公开(公告)日：2013-07-11

申请号：US13607589

申请日：2012-09-07

申请人： Martin M. Frank ,  Dechao Guo ,  Shu-Jen Han ,  Kuen-Ting Shiu

发明人： Martin M. Frank ,  Dechao Guo ,  Shu-Jen Han ,  Kuen-Ting Shiu

IPC分类号： H01L27/092

CPC分类号： H01L51/0048 ,  B82Y10/00 ,  H01L21/823807 ,  H01L21/823828 ,  H01L27/1203 ,  H01L29/413 ,  H01L51/0558

摘要： A field effect transistor fabrication method includes defining a gate structure on a substrate, depositing a dielectric layer on the gate structure, depositing a first metal layer on the dielectric layer, removing a portion of the first metal layer, depositing a second metal layer, annealing the first and second metal layers, and defining a carbon based device on the dielectric layer and the gate structure.

摘要翻译： 场效应晶体管制造方法包括：在衬底上限定栅极结构，在栅极结构上沉积介电层，在介电层上沉积第一金属层，去除第一金属层的一部分，沉积第二金属层，退火 第一和第二金属层，并且在电介质层和栅极结构上限定碳基器件。

公开(公告)号：US20120187505A1

公开(公告)日：2012-07-26

申请号：US13013206

申请日：2011-01-25

申请人： Dechao Guo ,  Shu-Jen Han ,  Jeehwan Kim ,  Kuen-Ting Shiu

发明人： Dechao Guo ,  Shu-Jen Han ,  Jeehwan Kim ,  Kuen-Ting Shiu

IPC分类号： H01L29/78 ,  H01L21/336

CPC分类号： H01L21/8252 ,  H01L21/26546 ,  H01L21/28575 ,  H01L21/3245 ,  H01L29/0847 ,  H01L29/201 ,  H01L29/207 ,  H01L29/41783 ,  H01L29/452 ,  H01L29/66446 ,  H01L29/66477 ,  H01L29/66522 ,  H01L29/66628 ,  H01L29/78

摘要： A method for forming a transistor includes providing a patterned gate stack disposed on a III-V substrate and having sidewall spacers formed on sides of the patterned gate stack, the III-V substrate including source/drain regions adjacent to the sidewall spacers and field oxide regions formed adjacent to the source/drain regions. The method includes growing raised source/drain regions on the source/drain regions, the grown raised source/drain regions including III-V semiconductor material, and growing metal contacts on the grown raised source/drain regions. Another method for forming a transistor includes providing a patterned gate stack disposed on a III-V substrate and having sidewall spacers formed on sides of the patterned gate stack, the III-V substrate including source/drain regions adjacent to the sidewall spacers and field oxide regions formed adjacent to the source/drain regions. The method includes growing metal contacts on the source/drain regions. Transistors and computer program products are also disclosed.

摘要翻译： 一种用于形成晶体管的方法，包括提供设置在III-V衬底上并且具有形成在图案化栅极堆叠的侧面上的侧壁间隔物的图案化栅极堆叠，所述III-V衬底包括与侧壁间隔物相邻的源极/漏极区域和场氧化物 与源/漏区相邻形成的区域。 该方法包括在源极/漏极区域上生长凸起的源极/漏极区域，生长的升高的源极/漏极区域包括III-V半导体材料，以及在生长的升高的源极/漏极区域上生长的金属接触。 形成晶体管的另一种方法包括提供设置在III-V衬底上并且具有形成在图案化栅极堆叠的侧面上的侧壁间隔物的图案化栅极堆叠，所述III-V衬底包括与侧壁间隔物相邻的源极/漏极区域和场氧化物 与源/漏区相邻形成的区域。 该方法包括在源/漏区上生长金属接触。 还公开了晶体管和计算机程序产品。

公开(公告)号：US20130153964A1

公开(公告)日：2013-06-20

申请号：US13326825

申请日：2011-12-15

申请人： Dechao Guo ,  Shu-Jen Han ,  Edward William Kiewra ,  Kuen-Ting Shiu

发明人： Dechao Guo ,  Shu-Jen Han ,  Edward William Kiewra ,  Kuen-Ting Shiu

IPC分类号： H01L27/092 ,  H01L21/8238

CPC分类号： H01L21/8258 ,  H01L21/823807 ,  H01L27/0605

摘要： Techniques for employing different channel materials within the same CMOS circuit are provided. In one aspect, a method of fabricating a CMOS circuit includes the following steps. A wafer is provided having a first semiconductor layer on an insulator. STI is used to divide the first semiconductor layer into a first active region and a second active region. The first semiconductor layer is recessed in the first active region. A second semiconductor layer is epitaxially grown on the first semiconductor layer, wherein the second semiconductor layer comprises a material having at least one group III element and at least one group V element. An n-FET is formed in the first active region using the second semiconductor layer as a channel material for the n-FET. A p-FET is formed in the second active region using the first semiconductor layer as a channel material for the p-FET.

摘要翻译： 提供在同一CMOS电路内采用不同通道材料的技术。 一方面，制造CMOS电路的方法包括以下步骤。 提供了在绝缘体上具有第一半导体层的晶片。 STI用于将第一半导体层分成第一有源区和第二有源区。 第一半导体层凹入第一有源区。 第二半导体层在第一半导体层上外延生长，其中第二半导体层包括具有至少一个III族元素和至少一个V族元素的材料。 使用第二半导体层作为n-FET的沟道材料，在第一有源区中形成n-FET。 使用第一半导体层作为p-FET的沟道材料，在第二有源区中形成p-FET。

公开(公告)号：US08610172B2

公开(公告)日：2013-12-17

申请号：US13326825

申请日：2011-12-15

申请人： Dechao Guo ,  Shu-Jen Han ,  Edward William Kiewra ,  Kuen-Ting Shiu

发明人： Dechao Guo ,  Shu-Jen Han ,  Edward William Kiewra ,  Kuen-Ting Shiu

IPC分类号： H01L29/66

CPC分类号： H01L21/8258 ,  H01L21/823807 ,  H01L27/0605

摘要： Techniques for employing different channel materials within the same CMOS circuit are provided. In one aspect, a method of fabricating a CMOS circuit includes the following steps. A wafer is provided having a first semiconductor layer on an insulator. STI is used to divide the first semiconductor layer into a first active region and a second active region. The first semiconductor layer is recessed in the first active region. A second semiconductor layer is epitaxially grown on the first semiconductor layer, wherein the second semiconductor layer comprises a material having at least one group III element and at least one group V element. An n-FET is formed in the first active region using the second semiconductor layer as a channel material for the n-FET. A p-FET is formed in the second active region using the first semiconductor layer as a channel material for the p-FET.

摘要翻译： 提供在同一CMOS电路内采用不同通道材料的技术。 一方面，制造CMOS电路的方法包括以下步骤。 提供了在绝缘体上具有第一半导体层的晶片。 STI用于将第一半导体层分成第一有源区和第二有源区。 第一半导体层凹入第一有源区。 第二半导体层在第一半导体层上外延生长，其中第二半导体层包括具有至少一个III族元素和至少一个V族元素的材料。 使用第二半导体层作为n-FET的沟道材料，在第一有源区中形成n-FET。 使用第一半导体层作为p-FET的沟道材料，在第二有源区中形成p-FET。

公开(公告)号：US08524614B2

公开(公告)日：2013-09-03

申请号：US12955203

申请日：2010-11-29

申请人： Kuen-Ting Shiu ,  Dechao Guo ,  Shu-Jen Han ,  Edward W. Kiewra ,  Masaharu Kobayashi

发明人： Kuen-Ting Shiu ,  Dechao Guo ,  Shu-Jen Han ,  Edward W. Kiewra ,  Masaharu Kobayashi

IPC分类号： H01L21/31

CPC分类号： H01L29/0603 ,  H01L21/28158 ,  H01L21/28264 ,  H01L29/517 ,  H01L29/66522 ,  H01L29/78 ,  H01L29/7833

摘要： The present disclosure reduces and, in some instances, eliminates the density of interface states in III-V compound semiconductor materials by providing a thin crystalline interlayer onto an upper surface of a single crystal III-V compound semiconductor material layer to protect the crystallinity of the single crystal III-V compound semiconductor material layer's surface atoms prior to further processing of the structure.

摘要翻译： 本公开通过在单晶III-V化合物半导体材料层的上表面上提供薄的晶体中间层来减少并且在一些情况下消除III-V族化合物半导体材料中的界面态的密度，以保护单晶III-V化合物半导体材料层的结晶度 单晶III-V化合物半导体材料层的表面原子在进一步处理结构之前。

公开(公告)号：US20120132913A1

公开(公告)日：2012-05-31

申请号：US12955203

申请日：2010-11-29

申请人： Kuen-Ting Shiu ,  Dechao Guo ,  Shu-Jen Han ,  Edward W. Kiewra ,  Masaharu Kobayashi

发明人： Kuen-Ting Shiu ,  Dechao Guo ,  Shu-Jen Han ,  Edward W. Kiewra ,  Masaharu Kobayashi

IPC分类号： H01L29/78 ,  H01L21/20

CPC分类号： H01L29/0603 ,  H01L21/28158 ,  H01L21/28264 ,  H01L29/517 ,  H01L29/66522 ,  H01L29/78 ,  H01L29/7833

摘要： The present disclosure reduces and, in some instances, eliminates the density of interface states in III-V compound semiconductor materials by providing a thin crystalline interlayer onto an upper surface of a single crystal III-V compound semiconductor material layer to protect the crystallinity of the single crystal III-V compound semiconductor material layer's surface atoms prior to further processing of the structure.

摘要翻译： 本公开通过在单晶III-V化合物半导体材料层的上表面上提供薄的晶体中间层来减少并且在一些情况下消除III-V族化合物半导体材料中的界面态的密度，以保护单晶III-V化合物半导体材料层的结晶度 单晶III-V化合物半导体材料层的表面原子在进一步处理结构之前。

公开(公告)号：US20120248502A1

公开(公告)日：2012-10-04

申请号：US13074878

申请日：2011-03-29

申请人： Cheng-Wei Cheng ,  Shu-Jen Han ,  Ko-Tao Lee ,  Kuen-Ting Shiu

发明人： Cheng-Wei Cheng ,  Shu-Jen Han ,  Ko-Tao Lee ,  Kuen-Ting Shiu

IPC分类号： H01L29/78 ,  H01L21/336

CPC分类号： H01L29/7781 ,  H01L29/0653 ,  H01L29/0657 ,  H01L29/41725 ,  H01L29/66462 ,  H01L29/78681

摘要： Field Effect Transistors (FETs), Integrated Circuit (IC) chips including the FETs, and a method of forming the FETs and IC. FET locations define FET pedestals on a layered semiconductor wafer that may include a III-V semiconductor surface layer, e.g., Gallium Arsenide (GaAs), and a buried layer, e.g., Aluminum Arsenide (AlAs). A dielectric material, e.g., Aluminum Oxide (AlO), surrounds pedestals at least in FET source/drain regions. A conductive cap caps channel sidewalls at opposite channel ends. III-V on insulator (IIIVOI) devices form wherever the dielectric material layer is thicker than half the device length. Source/drain contacts are formed to the caps and terminate in/above the dielectric material in the buried layer.

摘要翻译： 场效应晶体管（FET），包括FET的集成电路（IC）芯片，以及形成FET和IC的方法。 FET位置在可以包括III-V半导体表面层（例如砷化镓（GaAs））和掩埋层（例如AlAs）的分层半导体晶片上限定FET基座。 介电材料，例如氧化铝（AlO），至少在FET源极/漏极区域中围绕基座。 导电盖帽在相对的通道端部封闭通道侧壁。 绝缘体上的III-V（IIIVOI）器件形成电介质材料层的厚度超过器件长度的一半。 源极/漏极触点形成到盖并终止在掩埋层中的介电材料之中/之上。

公开(公告)号：US20120248535A1

公开(公告)日：2012-10-04

申请号：US13487473

申请日：2012-06-04

申请人： Cheng-Wei Cheng ,  Shu-Jen Han ,  Kuen-Ting Shiu

发明人： Cheng-Wei Cheng ,  Shu-Jen Han ,  Kuen-Ting Shiu

IPC分类号： H01L29/786

CPC分类号： H01L29/0847 ,  H01L29/0653 ,  H01L29/454 ,  H01L29/66462 ,  H01L29/7781 ,  H01L29/78681

摘要： Field Effect Transistors (FETs), Integrated Circuit (IC) chips including the FETs, and a method of forming the FETs and IC. FET locations are defined on a layered semiconductor wafer. The layered semiconductor wafer preferably includes a III-V semiconductor surface layer, e.g., Gallium Arsenide (GaAs), and a buried layer, e.g., Aluminum Arsenide (AlAs). Portions of the buried layer are converted to dielectric material, e.g., Aluminum Oxide (AlO), at least beneath FET source/drain regions. The converted dielectric material may extend completely under the FET. Source/drain contacts are formed to FETs above the dielectric material in the buried layer.

摘要翻译： 场效应晶体管（FET），包括FET的集成电路（IC）芯片，以及形成FET和IC的方法。 FET位置限定在分层半导体晶片上。 分层半导体晶片优选地包括III-V半导体表面层，例如砷化镓（GaAs）和掩埋层，例如砷化铝（AlAs）。 掩埋层的一部分至少在FET源极/漏极区下面被转换为电介质材料，例如氧化铝（AlO）。 转换的电介质材料可以在FET下完全延伸。 源极/漏极触点形成在掩埋层中的电介质材料上方的FET上。

公开(公告)号：US08828824B2

公开(公告)日：2014-09-09

申请号：US13074878

申请日：2011-03-29

申请人： Cheng-Wei Cheng ,  Shu-Jen Han ,  Ko-Tao Lee ,  Kuen-Ting Shiu

发明人： Cheng-Wei Cheng ,  Shu-Jen Han ,  Ko-Tao Lee ,  Kuen-Ting Shiu

IPC分类号： H01L21/336

CPC分类号： H01L29/7781 ,  H01L29/0653 ,  H01L29/0657 ,  H01L29/41725 ,  H01L29/66462 ,  H01L29/78681

摘要： Field Effect Transistors (FETs), Integrated Circuit (IC) chips including the FETs, and a method of forming the FETs and IC. FET locations define FET pedestals on a layered semiconductor wafer that may include a III-V semiconductor surface layer, e.g., Gallium Arsenide (GaAs), and a buried layer, e.g., Aluminum Arsenide (AlAs). A dielectric material, e.g., Aluminum Oxide (AlO), surrounds pedestals at least in FET source/drain regions. A conductive cap caps channel sidewalls at opposite channel ends. III-V on insulator (IIIVOI) devices form wherever the dielectric material layer is thicker than half the device length. Source/drain contacts are formed to the caps and terminate in/above the dielectric material in the buried layer.

摘要翻译： 场效应晶体管（FET），包括FET的集成电路（IC）芯片，以及形成FET和IC的方法。 FET位置在可以包括III-V半导体表面层（例如砷化镓（GaAs））和掩埋层（例如AlAs）的分层半导体晶片上限定FET基座。 介电材料，例如氧化铝（AlO），至少在FET源极/漏极区域中围绕基座。 导电盖帽在相对的通道端部封闭通道侧壁。 绝缘体上的III-V（IIIVOI）器件形成电介质材料层的厚度超过器件长度的一半。 源极/漏极触点形成到盖并终止在掩埋层中的介电材料之中/之上。

公开(公告)号：US08604519B2

公开(公告)日：2013-12-10

申请号：US13487473

申请日：2012-06-04

申请人： Cheng-Wei Cheng ,  Shu-Jen Han ,  Kuen-Ting Shiu

发明人： Cheng-Wei Cheng ,  Shu-Jen Han ,  Kuen-Ting Shiu

IPC分类号： H01L29/66 ,  H01L21/02 ,  H01L31/06

CPC分类号： H01L29/0847 ,  H01L29/0653 ,  H01L29/454 ,  H01L29/66462 ,  H01L29/7781 ,  H01L29/78681

摘要： Field Effect Transistors (FETs), Integrated Circuit (IC) chips including the FETs, and a method of forming the FETs and IC. FET locations are defined on a layered semiconductor wafer. The layered semiconductor wafer preferably includes a III-V semiconductor surface layer, e.g., Gallium Arsenide (GaAs), and a buried layer, e.g., Aluminum Arsenide (AlAs). Portions of the buried layer are converted to dielectric material, e.g., Aluminum Oxide (AlO), at least beneath FET source/drain regions. The converted dielectric material may extend completely under the FET. Source/drain contacts are formed to FETs above the dielectric material in the buried layer.

摘要翻译： 场效应晶体管（FET），包括FET的集成电路（IC）芯片，以及形成FET和IC的方法。 FET位置限定在分层半导体晶片上。 分层半导体晶片优选地包括III-V半导体表面层，例如砷化镓（GaAs）和掩埋层，例如砷化铝（AlAs）。 掩埋层的一部分至少在FET源极/漏极区下面被转换为电介质材料，例如氧化铝（AlO）。 转换的电介质材料可以在FET下完全延伸。 源极/漏极触点形成在掩埋层中的电介质材料上方的FET上。