公开(公告)号：US20070079018A1

公开(公告)日：2007-04-05

申请号：US11207986

申请日：2005-08-19

申请人： Michael Day ,  Charles Johns ,  Peichun Liu ,  Todd Swanson ,  Thuong Truong

发明人： Michael Day ,  Charles Johns ,  Peichun Liu ,  Todd Swanson ,  Thuong Truong

IPC分类号： G06F13/00

CPC分类号： G06F13/32 ,  G06F13/1642

摘要： A system and method for communicating command parameters between a processor and a memory flow controller are provided. The system and method make use of a channel interface as the primary mechanism for communicating between the processor and a memory flow controller. The channel interface provides channels for communicating with processor facilities, memory flow control facilities, machine state registers, and external processor interrupt facilities, for example. These channels may be designated as blocking or non-blocking. With blocking channels, when no data is available to be read from the corresponding registers, or there is no space available to write to the corresponding registers, the processor is placed in a low power “stall” state. The processor is automatically awakened, via communication across the blocking channel, when data becomes available or space is freed. Thus, the channels of the present invention permit the processor to stay in a low power state.

摘要翻译： 提供了一种用于在处理器和存储器流控制器之间传送命令参数的系统和方法。 系统和方法利用通道接口作为处理器和存储器流控制器之间通信的主要机制。 通道接口例如提供用于与处理器设备，存储器流控制设备，机器状态寄存器和外部处理器中断设备进行通信的通道。 这些通道可以被指定为阻塞或非阻塞。 使用阻塞通道，当没有数据可用于从相应的寄存器读取时，或没有可用空间写入对应的寄存器时，处理器处于低功耗“停止”状态。 当数据可用或空间被释放时，通过阻塞通道的通信自动唤醒处理器。 因此，本发明的通道允许处理器保持在低功率状态。

公开(公告)号：US20060015652A1

公开(公告)日：2006-01-19

申请号：US10891772

申请日：2004-07-15

申请人： Michael Day ,  Charles Johns ,  Peichun Liu ,  Thuong Truong ,  Takeshi Yamazaki

发明人： Michael Day ,  Charles Johns ,  Peichun Liu ,  Thuong Truong ,  Takeshi Yamazaki

IPC分类号： G06F13/14

CPC分类号： G06F13/28

摘要： A method, an apparatus, and a computer program are provided for controlling memory access. Direct Memory Access (DMA) units have become commonplace in a number of bus architectures. However, managing limited system resources has become a challenge with multiple DMA units. In order to mange the multitude of commands generated and preserve dependencies, embedded flags in commands or a barrier command are used. These operations then can control the order in which commands are executed so as to preserve dependencies.

摘要翻译： 提供了一种用于控制存储器访问的方法，装置和计算机程序。 直接存储器访问（DMA）单元已经在许多总线架构中变得普遍。 然而，管理有限的系统资源已成为多个DMA单元的挑战。 为了管理生成的多个命令并保留依赖关系，使用命令中的嵌入式标志或障碍命令。 这些操作然后可以控制执行命令的顺序，以便保留依赖性。

公开(公告)号：US20060026309A1

公开(公告)日：2006-02-02

申请号：US10902474

申请日：2004-07-29

申请人： Michael Day ,  Charles Johns ,  Peichun Liu ,  Thuong Truong ,  Takeshi Yamazaki

发明人： Michael Day ,  Charles Johns ,  Peichun Liu ,  Thuong Truong ,  Takeshi Yamazaki

IPC分类号： G06F13/28

CPC分类号： G06F13/28

摘要： The present invention provides a method and apparatus for creating memory barriers in a Direct Memory Access (DMA) device. A memory barrier command is received and a memory command is received. The memory command is executed based on the memory barrier command. A bus operation is initiated based on the memory barrier command. A bus operation acknowledgment is received based on the bus operation. The memory barrier command is executed based on the bus operation acknowledgment. In a particular aspect, memory barrier commands are direct memory access sync (dmasync) and direct memory access enforce in-order execution of input/output (dmaeieio) commands.

摘要翻译： 本发明提供了一种用于在直接存储器访问（DMA）设备中创建存储障碍的方法和装置。 接收到存储器屏障命令并接收存储器命令。 内存命令是根据内存屏障命令执行的。 基于内存障碍命令启动总线操作。 基于总线操作接收总线操作确认。 基于总线操作确认执行存储器障碍命令。 在特定方面，存储器屏障命令是直接存储器访问同步（dmasync），并且直接存储器访问强制执行输入/输出（dmaeie））命令的按顺序执行。

公开(公告)号：US20070041403A1

公开(公告)日：2007-02-22

申请号：US11207970

申请日：2005-08-19

申请人： Michael Day ,  Charles Johns ,  John Liberty ,  Todd Swanson ,  Thuong Truong

发明人： Michael Day ,  Charles Johns ,  John Liberty ,  Todd Swanson ,  Thuong Truong

IPC分类号： G06F15/16 ,  H04J3/16 ,  H04J3/22

CPC分类号： H04L49/9078 ,  H04L49/90 ,  H04L49/901

摘要： A system and method for communicating instructions and data between a processor and external devices are provided. The system and method make use of a channel interface as the primary mechanism for communicating between the processor and a memory flow controller. The channel interface provides channels for communicating with processor facilities, memory flow control facilities, machine state registers, and external processor interrupt facilities, for example. These channels may be designated as blocking or non-blocking. With blocking channels, when no data is available to be read from the corresponding registers, or there is no space available to write to the corresponding registers, the processor is placed in a low power “stall” state. The processor is automatically awakened, via communication across the blocking channel, when data becomes available or space is freed. Thus, the channels of the present invention permit the processor to stay in a low power state.

摘要翻译： 提供了一种用于在处理器和外部设备之间传送指令和数据的系统和方法。 系统和方法利用通道接口作为处理器和存储器流控制器之间通信的主要机制。 通道接口例如提供用于与处理器设备，存储器流控制设备，机器状态寄存器和外部处理器中断设备进行通信的通道。 这些通道可以被指定为阻塞或非阻塞。 使用阻塞通道，当没有数据可用于从相应的寄存器读取时，或没有可用空间写入对应的寄存器时，处理器处于低功耗“停止”状态。 当数据可用或空间被释放时，通过阻塞通道的通信自动唤醒处理器。 因此，本发明的通道允许处理器保持在低功率状态。

公开(公告)号：US20050055478A1

公开(公告)日：2005-03-10

申请号：US10655370

申请日：2003-09-04

申请人： Charles Johns ,  Peichun Liu ,  Thuong Truong ,  Asano Shigehiro ,  Takeshi Yamazaki

发明人： Charles Johns ,  Peichun Liu ,  Thuong Truong ,  Asano Shigehiro ,  Takeshi Yamazaki

IPC分类号： G06F13/28

CPC分类号： G06F13/28

摘要： A system and method are provided for setting up a direct memory access for a first processor. The system includes the first processor and a local memory. The local memory is coupled to the first processor. A first direct memory access controller (DMAC) is coupled to the first processor and the local memory. A system memory is in communication with the first DMAC. A second processor is in communication with the first DMAC such that the second processor sets up the first DMAC to handle data transfer between the local memory and the system memory. The second processor is interrupted when the first DMAC finishes handling the data transfer.

摘要翻译： 提供了一种用于为第一处理器建立直接存储器访问的系统和方法。 该系统包括第一处理器和本地存储器。 本地存储器耦合到第一处理器。 第一直接存储器存取控制器（DMAC）耦合到第一处理器和本地存储器。 系统存储器与第一DMAC通信。 第二处理器与第一DMAC通信，使得第二处理器设置第一DMAC来处理本地存储器和系统存储器之间的数据传输。 当第一个DMAC完成处理数据传输时，第二个处理器中断。

公开(公告)号：US20050216610A1

公开(公告)日：2005-09-29

申请号：US10809553

申请日：2004-03-25

申请人： Charles Johns ,  James Kahle ,  Peichun Liu ,  Thuong Truong

发明人： Charles Johns ,  James Kahle ,  Peichun Liu ,  Thuong Truong

IPC分类号： G06F12/08 ,  G06F13/28

CPC分类号： G06F13/28 ,  G06F12/0835 ,  G06F12/0837 ,  G06F12/0862

摘要： The present invention provides a method and a system for providing cache management commands in a system supporting a DMA mechanism and caches. A DMA mechanism is set up by a processor. Software running on the processor generates cache management commands. The DMA mechanism carries out the commands, thereby enabling the software program management of the caches. The commands include commands for writing data to the cache, loading data from the cache, and for marking data in the cache as no longer needed. The cache can be a system cache or a DMA cache.

摘要翻译： 本发明提供了一种用于在支持DMA机制和高速缓存的系统中提供高速缓存管理命令的方法和系统。 DMA机制由处理器设置。 处理器上运行的软件会生成缓存管理命令。 DMA机制执行命令，从而实现高速缓存的软件程序管理。 这些命令包括用于将数据写入缓存的命令，从高速缓存加载数据，以及用于在不再需要的情况下将数据标记在缓存中。 缓存可以是系统缓存或DMA高速缓存。

公开(公告)号：US20050080998A1

公开(公告)日：2005-04-14

申请号：US10682386

申请日：2003-10-09

申请人： Michael Day ,  Harm Hofstee ,  Charles Johns ,  James Kahle ,  David Shippy ,  Thuong Truong

发明人： Michael Day ,  Harm Hofstee ,  Charles Johns ,  James Kahle ,  David Shippy ,  Thuong Truong

IPC分类号： G06F12/08

CPC分类号： G06F12/0835

摘要： Disclosed is a coherent cache system that operates in conjunction with non-homogeneous processing units. A set of processing units of a first configuration has conventional cache and directly accesses common or shared system physical and virtual address memory through the use of a conventional MMU (Memory Management Unit). Additional processors of a different configuration and/or other devices that need to access system memory are configured to store accessed data in compatible caches. Each of the caches is compatible with a given protocol coherent memory management bus interspersed between the caches and the system memory.

摘要翻译： 公开了与非均匀处理单元结合操作的一致的缓存系统。 一组第一配置的处理单元具有常规高速缓存，并且通过使用常规MMU（存储器管理单元）直接访问公用或共享系统物理和虚拟地址存储器。 需要访问系统存储器的不同配置和/或其他设备的其他处理器被配置为将访问的数据存储在兼容的高速缓存中。 每个缓存与散列在高速缓存和系统存储器之间的给定协议相干存储器管理总线兼容。

公开(公告)号：US20070016733A1

公开(公告)日：2007-01-18

申请号：US11468317

申请日：2006-08-30

申请人： Michael Day ,  Charles Johns ,  James Kahle ,  Peichum Liu ,  Thuong Truong

发明人： Michael Day ,  Charles Johns ,  James Kahle ,  Peichum Liu ,  Thuong Truong

IPC分类号： G06F12/14 ,  G06F13/28

CPC分类号： G06F13/28 ,  G06F9/3004 ,  G06F9/30087 ,  G06F12/0831 ,  G06F2213/0038

摘要： The present invention provides for atomic update primitives in an asymmetric single-chip heterogeneous multiprocessor computer system having a shared memory with DMA transfers. At least one lock line command is generated from a set comprising a get lock line command with reservation, a put lock line conditional command, and a put lock line unconditional command.

摘要翻译： 本发明提供了具有具有DMA传输的共享存储器的非对称单芯片异构多处理器计算机系统中的原子更新原语。 从包括具有预留的get lock line命令，put lock line条件命令和put lock line无条件命令的集合中生成至少一个lock line命令。

公开(公告)号：US20060095668A1

公开(公告)日：2006-05-04

申请号：US10976260

申请日：2004-10-28

申请人： Michael Day ,  Charles Johns ,  Thuong Truong

发明人： Michael Day ,  Charles Johns ,  Thuong Truong

IPC分类号： G06F12/14

CPC分类号： G06F12/126 ,  G06F12/0848 ,  G06F2212/2515

摘要： The present invention provides a method for a processor to write data to a cache or other fast memory, without also writing it to main memory. Further, the data is “locked” into the cache or other fast memory until it is loaded for use. Data remains in the locking cache until it is specifically overwritten under software control. The locking cache or other fast memory can be used as additional system memory. In an embodiment of the invention, the locking cache is one or more sets of ways, but not all of the sets or ways, of a multiple set associative cache.

摘要翻译： 本发明提供了一种用于处理器将数据写入高速缓存或其他快速存储器的方法，而不将其写入主存储器。 此外，数据被“锁定”到高速缓存或其他快速存储器中，直到它被加载使用为止。 数据保留在锁定缓存中，直到它在软件控制下被特别覆盖为止。 锁定缓存或其他快速存储器可用作附加系统内存。 在本发明的实施例中，锁定高速缓存是多组关联高速缓存的一组或多组方式，但不是所有的集合或方式。

公开(公告)号：US20050111478A1

公开(公告)日：2005-05-26

申请号：US10718936

申请日：2003-11-20

申请人： Jeffrey Brown ,  Michael Day ,  Charles Johns ,  Thuong Truong ,  Takeshi Yamazaki

发明人： Jeffrey Brown ,  Michael Day ,  Charles Johns ,  Thuong Truong ,  Takeshi Yamazaki

IPC分类号： H04L12/56 ,  H04L12/42

CPC分类号： H04L47/822 ,  H04L47/13 ,  H04L47/20 ,  H04L47/22 ,  H04L47/2441 ,  H04L47/39 ,  H04L47/70 ,  H04L47/72 ,  H04L47/781 ,  H04L47/803 ,  H04L47/821

摘要： Disclosed is an apparatus for controlling or managing the transmission of data packets over a multiplexed communication path, referred to herein as a bus, on a priority basis up to a given authorized BW (Bandwidth), in a given operational time period, for presently authorized devices or applications. Non-managed (not presently authorized) bus requests are handled in a prior art “best effort” basis.

摘要翻译： 公开了一种用于在给定的操作时间段内，在给定的操作时间段内优先地基于多路通信路径（这里称为总线）来控制或管理数据分组的传输的装置，用于当前授权的 设备或应用程序。 非管理（未授权）总线请求以现有技术“尽力而为”为基础来处理。