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    Extended page size using aggregated small pages
    1.
    发明授权
    Extended page size using aggregated small pages 有权
    使用聚合小页面扩展页面大小

    公开(公告)号：US08195917B2

    公开(公告)日：2012-06-05

    申请号：US12496335

    申请日：2009-07-01

    申请人： Michael P. Hohmuth ,  Uwe M. Dannowski ,  Sebastian Biemueller ,  David S. Christie ,  Stephan Diestelhorst ,  Thomas Friebel

    发明人： Michael P. Hohmuth ,  Uwe M. Dannowski ,  Sebastian Biemueller ,  David S. Christie ,  Stephan Diestelhorst ,  Thomas Friebel

    IPC分类号： G06F12/10

    CPC分类号： G06F12/1009 ,  G06F12/1027 ,  G06F2212/652

    摘要： A processor including a virtual memory paging mechanism. The virtual memory paging mechanism enables an operating system operating on the processor to use pages of a first size and a second size, the second size being greater than the first size. The mechanism further enables the operating system to use superpages including two or more contiguous pages of the first size. The size of a superpage is less than the second size. The processor further includes a page table having a separate entry for each of the pages included in each superpage. The operating system accesses each superpage using a single virtual address. The mechanism interprets a single entry in a translation lookaside buffer TLB as referring to a region of memory comprising a set of pages that correspond to a superpage in response to detecting a superpage enable indicator associated with the entry in the TLB is asserted.

    摘要翻译： 一种包括虚拟存储器寻呼机构的处理器。 虚拟存储器分页机构使得在处理器上操作的操作系统能够使用具有第一尺寸和第二尺寸的页面，第二尺寸大于第一尺寸。 该机制进一步使得操作系统能够使用包括第一尺寸的两个或更多个连续页面的超级页面。 超级页面的大小小于第二个大小。 处理器还包括页表，其具有用于每个超级页面中包括的每个页面的单独条目。 操作系统使用单个虚拟地址访问每个超级页面。 该机制将翻译后备缓存器TLB中的单个条目解释为响应于检测到与TLB中的条目相关联的超级页面使能指示符被断言的引用包括与超级页面相对应的页面的存储器区域。

    EXTENDED PAGE SIZE USING AGGREGATED SMALL PAGES
    2.
    发明申请
    EXTENDED PAGE SIZE USING AGGREGATED SMALL PAGES 有权
    扩展页尺寸使用聚集小页

    公开(公告)号：US20110004739A1

    公开(公告)日：2011-01-06

    申请号：US12496335

    申请日：2009-07-01

    申请人： Michael P. Hohmuth ,  Uwe M. Dannowski ,  Sebastian Biemueller ,  David S. Christie ,  Stephan Diestelhorst ,  Thomas Friebel

    发明人： Michael P. Hohmuth ,  Uwe M. Dannowski ,  Sebastian Biemueller ,  David S. Christie ,  Stephan Diestelhorst ,  Thomas Friebel

    IPC分类号： G06F12/10 ,  G06F12/00

    CPC分类号： G06F12/1009 ,  G06F12/1027 ,  G06F2212/652

    摘要： A processor including a virtual memory paging mechanism. The virtual memory paging mechanism enables an operating system operating on the processor to use pages of a first size and a second size, the second size being greater than the first size. The mechanism further enables the operating system to use superpages including two or more contiguous pages of the first size. The size of a superpage is less than the second size. The processor further includes a page table having a separate entry for each of the pages included in each superpage. The operating system accesses each superpage using a single virtual address. The mechanism interprets a single entry in a translation lookaside buffer TLB as referring to a region of memory comprising a set of pages that correspond to a superpage in response to detecting a superpage enable indicator associated with the entry in the TLB is asserted.

    摘要翻译： 一种包括虚拟存储器寻呼机构的处理器。 虚拟存储器分页机构使得在处理器上操作的操作系统能够使用具有第一尺寸和第二尺寸的页面，第二尺寸大于第一尺寸。 该机制进一步使得操作系统能够使用包括第一尺寸的两个或更多个连续页面的超级页面。 超级页面的大小小于第二个大小。 处理器还包括页表，其具有用于每个超级页面中包括的每个页面的单独条目。 操作系统使用单个虚拟地址访问每个超级页面。 该机制将翻译后备缓存器TLB中的单个条目解释为响应于检测到与TLB中的条目相关联的超级页面使能指示符被断言的引用包括与超级页面相对应的页面的存储器区域。

    Multi-level Buffering of Transactional Data
    5.
    发明申请
    Multi-level Buffering of Transactional Data 有权
    事务数据的多级缓冲

    公开(公告)号：US20110040906A1

    公开(公告)日：2011-02-17

    申请号：US12627956

    申请日：2009-11-30

    申请人： Jaewoong Chung ,  David S. Christie ,  Michael P. Hohmuth ,  Stephan Diestelhorst ,  Martin Pohlack

    发明人： Jaewoong Chung ,  David S. Christie ,  Michael P. Hohmuth ,  Stephan Diestelhorst ,  Martin Pohlack

    IPC分类号： G06F5/14 ,  G06F12/00

    CPC分类号： G06F5/16 ,  G06F9/528

    摘要： An apparatus, method, and system for implementing a hardware transactional memory (HTM) system with multiple levels of transactional buffers. The apparatus comprises a data cache configured to buffer data in a shared (by a plurality of processing cores) memory accessed by speculative memory access operations and to retain the data during at least a portion of an attempt to execute the atomic memory transaction. The apparatus also comprises an overflow detection circuit configured to detect an overflow condition upon determining that the data cache has insufficient capacity to buffer a portion of data accessed as part of the atomic memory transaction, as well as a buffering circuit configured to respond to the detection of the overflow condition by preventing the portion of data from being buffered in the data cache and buffering the portion of data in a secondary buffer separate from the data cache.

    摘要翻译： 一种用于实现具有多级事务缓冲器的硬件事务存储器（HTM）系统的装置，方法和系统。 该装置包括数据高速缓存，其被配置为缓冲由推测性存储器访问操作访问的共享（多个处理核心）存储器中的数据，并且在至少一部分尝试期间保留数据以执行原子存储器事务。 该装置还包括：溢出检测电路，其被配置为在确定数据高速缓冲存储器不足以缓冲作为原子存储器事务的一部分访问的数据的一部分时检测溢出状况，以及配置为响应于检测的缓冲电路 通过防止数据部分被缓冲在数据高速缓冲存储器中并缓冲与数据高速缓存分开的辅助缓冲器中的数据的部分，来实现溢出状态。

    Automatic suspend atomic hardware transactional memory in response to detecting an implicit suspend condition and resume thereof
    6.
    发明授权
    Automatic suspend atomic hardware transactional memory in response to detecting an implicit suspend condition and resume thereof 有权
    响应于检测到隐式暂停条件并恢复原状硬件事务内存，自动挂起

    公开(公告)号：US08739164B2

    公开(公告)日：2014-05-27

    申请号：US12711851

    申请日：2010-02-24

    申请人： Jaewoong Chung ,  David S. Christie ,  Michael P. Hohmuth ,  Stephan Diestelhorst ,  Martin Pohlack

    发明人： Jaewoong Chung ,  David S. Christie ,  Michael P. Hohmuth ,  Stephan Diestelhorst ,  Martin Pohlack

    IPC分类号： G06F9/46 ,  G06F13/00 ,  G06F13/28

    CPC分类号： G06F9/466 ,  G06F9/30087 ,  G06F9/3834

    摘要： An apparatus and method is disclosed for a computer processor configured to access a memory shared by a plurality of processing cores and to execute a plurality of memory access operations in a transactional mode as a single atomic transaction and to suspend the transactional mode in response to determining an implicit suspend condition, such as a program control transfer. As part of executing the transaction, the processor marks data accessed by the speculative memory access operations as being speculative data. In response to determining a suspend condition (including by detecting a control transfer in an executing thread) the processor suspends the transactional mode of execution, which includes setting a suspend flag and suspending marking speculative data. If the processor later detects a resumption condition (e.g., a return control transfer corresponding to a return from the control transfer), the processor is configured to resume the marking of speculative data.

    摘要翻译： 公开了一种用于计算机处理器的设备和方法，该计算机处理器被配置为访问由多个处理核心共享的存储器，并且以事务模式执行多个存储器访问操作作为单个原子事务，并响应确定事件来暂停事务模式 一个隐式挂起条件，如程序控制转移。 作为执行事务的一部分，处理器将通过推测存储器访问操作访问的数据标记为推测数据。 响应于确定暂停条件（包括通过检测执行线程中的控制传输），处理器暂停执行的事务模式，其包括设置挂起标志和暂停标记推测数据。 如果处理器稍后检测到恢复条件（例如，对应于来自控制传输的返回的返回控制传送），则处理器被配置为恢复对推测数据的标记。

    Protecting Large Objects Within an Advanced Synchronization Facility
    7.
    发明申请
    Protecting Large Objects Within an Advanced Synchronization Facility 有权
    保护高级同步工具中的大对象

    公开(公告)号：US20120233411A1

    公开(公告)日：2012-09-13

    申请号：US13041867

    申请日：2011-03-07

    申请人： Martin T. Pohlack ,  Michael P. Hohmuth ,  Stephan Diestelhorst ,  David S. Christie ,  Jaewoong Chung

    发明人： Martin T. Pohlack ,  Michael P. Hohmuth ,  Stephan Diestelhorst ,  David S. Christie ,  Jaewoong Chung

    IPC分类号： G06F12/00

    CPC分类号： G06F12/1072 ,  G06F9/3004 ,  G06F9/30087 ,  G06F9/467 ,  G06F12/0815 ,  G06F12/1027

    摘要： A system and method are disclosed for allowing protection of larger areas than memory lines by monitoring accessed and dirty bits in page tables. More specifically, in some embodiments, a second associative structure with a different granularity is provided to filter out a large percentage of false positives. By providing the associative structure with sufficient size, the structure exactly specifies a region in which conflicting cache lines lie. If entries within this region are evicted from the structure, enabling the tracking for the entire index filters out a substantial number of false positives (depending on a granularity and a number of indices present). In some embodiments, this associative structure is similar to a translation look aside buffer (TLB) with 4 k, 2M entries.

    摘要翻译： 公开了一种系统和方法，用于通过监视页表中的访问和脏位来允许保护比存储线更大的区域。 更具体地，在一些实施例中，提供具有不同粒度的第二关联结构以过滤大量的误报。 通过提供具有足够大小的关联结构，该结构精确地指定了冲突的高速缓存行所在的区域。 如果该区域内的条目被从结构中逐出，则使整个索引的跟踪能够滤除大量的假阳性（取决于存在的粒度和数量）。 在一些实施例中，该关联结构类似于具有4k，2M条目的翻译旁边缓冲器（TLB）。

    Multi-level buffering of transactional data
    8.
    发明授权
    Multi-level buffering of transactional data 有权
    事务数据的多级缓冲

    公开(公告)号：US08127057B2

    公开(公告)日：2012-02-28

    申请号：US12627956

    申请日：2009-11-30

    申请人： Jaewoong Chung ,  David S. Christie ,  Michael P. Hohmuth ,  Stephan Diestelhorst ,  Martin Pohlack

    发明人： Jaewoong Chung ,  David S. Christie ,  Michael P. Hohmuth ,  Stephan Diestelhorst ,  Martin Pohlack

    IPC分类号： G06F13/12

    CPC分类号： G06F5/16 ,  G06F9/528

    摘要： An apparatus, method, and system for implementing a hardware transactional memory (HTM) system with multiple levels of transactional buffers. The apparatus comprises a data cache configured to buffer data in a shared (by a plurality of processing cores) memory accessed by speculative memory access operations and to retain the data during at least a portion of an attempt to execute the atomic memory transaction. The apparatus also comprises an overflow detection circuit configured to detect an overflow condition upon determining that the data cache has insufficient capacity to buffer a portion of data accessed as part of the atomic memory transaction, as well as a buffering circuit configured to respond to the detection of the overflow condition by preventing the portion of data from being buffered in the data cache and buffering the portion of data in a secondary buffer separate from the data cache.

    摘要翻译： 一种用于实现具有多级事务缓冲器的硬件事务存储器（HTM）系统的装置，方法和系统。 该装置包括数据高速缓存，其被配置为缓冲由推测性存储器访问操作访问的共享（多个处理核心）存储器中的数据，并且在至少一部分尝试期间保留数据以执行原子存储器事务。 该装置还包括：溢出检测电路，其被配置为在确定数据高速缓冲存储器不足以缓冲作为原子存储器事务的一部分访问的数据的一部分时检测溢出状况，以及配置为响应于检测的缓冲电路 通过防止数据部分被缓冲在数据高速缓冲存储器中并缓冲与数据高速缓存分开的辅助缓冲器中的数据的部分，来实现溢出状态。