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    Context aware sub-circuit layout modification
    3.
    发明授权
    Context aware sub-circuit layout modification 失效
    上下文感知子电路布局修改

    公开(公告)号：US07735042B2

    公开(公告)日：2010-06-08

    申请号：US11831998

    申请日：2007-08-01

    申请人： Michael S. Gray ,  Matthew T. Guzowski ,  Jason D. Hibbeler ,  Kevin W. McCullen ,  Robert F. Walker ,  Xin Yuan

    发明人： Michael S. Gray ,  Matthew T. Guzowski ,  Jason D. Hibbeler ,  Kevin W. McCullen ,  Robert F. Walker ,  Xin Yuan

    IPC分类号： G06F17/50

    CPC分类号： G06F17/5068

    摘要： A method, system and program product for context aware sub-circuit layout modification are disclosed. The method may include defining at least one context for the sub-circuit for each circuit that uses the sub-circuit; in the case that a plurality of contexts are defined, minimizing a number of contexts for the sub-circuit by combining contexts into at least one stage; placing each stage into a staged layout; and modifying the sub-circuit by modifying the staged layout.

    摘要翻译： 公开了一种用于上下文感知子电路布局修改的方法，系统和程序产品。 该方法可以包括为使用子电路的每个电路定义用于子电路的至少一个上下文; 在定义多个上下文的情况下，通过将上下文合并到至少一个级中来最小化子电路的上下文数量; 将每个阶段放置在分阶段布局中; 并通过修改分段布局修改子电路。

    CONTEXT AWARE SUB-CIRCUIT LAYOUT MODIFICATION
    4.
    发明申请
    CONTEXT AWARE SUB-CIRCUIT LAYOUT MODIFICATION 失效
    背景知识子电路布局修改

    公开(公告)号：US20090037851A1

    公开(公告)日：2009-02-05

    申请号：US11831998

    申请日：2007-08-01

    申请人： Michael S. Gray ,  Matthew T. Guzowski ,  Jason D. Hibbeler ,  Kevin W. McCullen ,  Robert F. Walker ,  Xin Yuan

    发明人： Michael S. Gray ,  Matthew T. Guzowski ,  Jason D. Hibbeler ,  Kevin W. McCullen ,  Robert F. Walker ,  Xin Yuan

    IPC分类号： G06F17/50

    CPC分类号： G06F17/5068

    摘要： A method, system and program product for context aware sub-circuit layout modification are disclosed. The method may include defining at least one context for the sub-circuit for each circuit that uses the sub-circuit; in the case that a plurality of contexts are defined, minimizing a number of contexts for the sub-circuit by combining contexts into at least one stage; placing each stage into a staged layout; and modifying the sub-circuit by modifying the staged layout.

    摘要翻译： 公开了一种用于上下文感知子电路布局修改的方法，系统和程序产品。 该方法可以包括为使用子电路的每个电路定义用于子电路的至少一个上下文; 在定义多个上下文的情况下，通过将上下文合并到至少一个级中来最小化子电路的上下文数量; 将每个阶段放置在分阶段布局中; 并通过修改分段布局修改子电路。

    SCHEMATIC-BASED LAYOUT MIGRATION
    5.
    发明申请
    SCHEMATIC-BASED LAYOUT MIGRATION 审中-公开
    基于模式的布局迁移

    公开(公告)号：US20120233576A1

    公开(公告)日：2012-09-13

    申请号：US13043761

    申请日：2011-03-09

    申请人： Geoffrey R. Barrows ,  Derick G. Behrends ,  William J. Craig ,  Michael S. Gray ,  Matthew T. Guzowski ,  Kevin W. McCullen ,  Rani Narayan ,  Robert F. Walker

    发明人： Geoffrey R. Barrows ,  Derick G. Behrends ,  William J. Craig ,  Michael S. Gray ,  Matthew T. Guzowski ,  Kevin W. McCullen ,  Rani Narayan ,  Robert F. Walker

    IPC分类号： G06F17/50

    CPC分类号： G06F17/505

    摘要： Method, system, computer, etc., embodiments receive an original integrated circuit design into a computerized device. The methods herein automatically replace at least some of the original cells within the original integrated circuit design with replacement cells using the computerized device. Each of the replacement cells has an initial cell size that is unassociated with any specific design size. The methods herein automatically change the original design size of the integrated circuit design to a changed design size, and automatically individually change the initial cell size of each of the replacement cells to different sizes. At least two different replacement cells are changed from the initial cell size by different size reduction amounts based on different amounts of space required within the changed design size for each of the replacement cells.

    摘要翻译： 方法，系统，计算机等实施例将原始集成电路设计接收到计算机化设备中。 本文中的方法使用计算机化设备自动地用原始集成电路设计中的至少一些原始单元替换替换单元。 每个替换单元格具有与任何特定设计尺寸无关的初始单元格大小。 这里的方法将集成电路设计的原始设计尺寸自动地改变为改变的设计尺寸，并且将每个替换单元的初始单元尺寸自动地单独地改变为不同的尺寸。 基于每个替换单元的改变的设计尺寸中所需的不同的空间量，将至少两个不同的替换单元从初始单元大小改变为不同的尺寸减小量。

    Systems and methods for fixing pin mismatch in layout migration
    6.
    发明授权
    Systems and methods for fixing pin mismatch in layout migration 有权
    在布局迁移中固定引脚不匹配的系统和方法

    公开(公告)号：US08627247B1

    公开(公告)日：2014-01-07

    申请号：US13546562

    申请日：2012-07-11

    申请人： Kevin W. McCullen ,  Matthew T. Guzowski ,  Rani Narayan ,  Xiaoping Tang ,  Xin Yuan

    发明人： Kevin W. McCullen ,  Matthew T. Guzowski ,  Rani Narayan ,  Xiaoping Tang ,  Xin Yuan

    IPC分类号： G06F17/50

    CPC分类号： G06F17/5072

    摘要： Approaches are provided for fixing pin mismatches from swapping library cells in layout migration. Specifically, a method is provided that includes collecting information about a first technology pin from a library cell in a first technology. The method further includes swapping the library cell in the first technology with a library cell in a second technology. The method further includes collecting information about a second technology pin from the library cell in the second technology. The method further includes building a pin-mapping table that is configured to map the first technology pin to the second technology pin. The method further includes scaling a layout from the first technology to the second technology. The method further includes modifying the layout based on the pin-mapping table to match the at least one first technology pin to the at least one second technology pin while satisfying ground rules of the second technology.

    摘要翻译： 提供了用于在布局迁移中固定引脚不匹配的方法来交换库单元。 具体地，提供了一种方法，其包括在第一技术中从库单元收集关于第一技术引脚的信息。 该方法还包括在第二技术中用库单元交换第一技术中的库单元。 该方法还包括在第二技术中从库单元收集关于第二技术引脚的信息。 该方法还包括构建引脚映射表，其被配置为将第一技术引脚映射到第二技术引脚。 该方法还包括将布局从第一技术缩放到第二技术。 该方法还包括基于引脚映射表来修改布局，以在满足第二技术的基本规则的同时将至少一个第一技术引脚与至少一个第二技术引脚匹配。

    POLYGONAL AREA DESIGN RULE CORRECTION METHOD FOR VLSI LAYOUTS
    9.
    发明申请
    POLYGONAL AREA DESIGN RULE CORRECTION METHOD FOR VLSI LAYOUTS 审中-公开
    用于VLSI LAYOUTS的多边形设计规则校正方法

    公开(公告)号：US20090037850A1

    公开(公告)日：2009-02-05

    申请号：US11831990

    申请日：2007-08-01

    申请人： Michael S. Gray ,  Matthew T. Guzowski ,  Jason D. Hibbeler ,  Robert F. Walker ,  Xin Yuan

    发明人： Michael S. Gray ,  Matthew T. Guzowski ,  Jason D. Hibbeler ,  Robert F. Walker ,  Xin Yuan

    IPC分类号： G06F17/50

    CPC分类号： G06F17/5081

    摘要： A method of polygonal area design rule correction for use in an electronic design automation tool for governing integrated circuit (IC) design layouts using one-dimensional (1-D) optimization, with steps of analyzing IC design layout data to identify violating polygons, partitioning violating polygons into rectangles in a direction of optimization, formulating an area constraint for each violating polygon to formulate a global linear programming (LP) problem that includes each constraint for each violating polygon and solving the global LP problem to obtain a real-valued solution. A next LP problem is created for each area constraint, and solved. The creating a next and solving the next LP problem and solving are repeated until the last “next LP problem” is solved using constraints and objectives representing sums or differences of no more than two optimization variables.

    摘要翻译： 一种多边形区域设计规则校正方法，用于电子设计自动化工具，用于使用一维（1-D）优化来管理集成电路（IC）设计布局，并分析IC设计布局数据以识别违反多边形，划分 在优化方向上将多边形侵入矩形，为每个违规多边形制定面积约束以制定全局线性规划（LP）问题，其包括每个违反多边形的每个约束，并解决全局LP问题以获得实值解。 为每个区域约束创建下一个LP问题，并解决。 重复创建下一个LP并解决下一个LP问题和解决问题，直到最后的“下一个LP问题”使用表示不超过两个优化变量的和或差的约束和目标来解决。