公开(公告)号：US20030224597A1

公开(公告)日：2003-12-04

申请号：US10163285

申请日：2002-06-04

申请人： Micron Technology, Inc.

发明人： Y. Jeff Hu

IPC分类号： H01L021/44

CPC分类号： H01L21/76846 ,  H01L21/28518 ,  H01L21/2855 ,  H01L21/32051 ,  H01L21/32053 ,  H01L21/76849 ,  H01L21/76855 ,  H01L21/76889 ,  H01L21/76895 ,  H01L27/10885 ,  H01L27/10888 ,  H01L27/11521 ,  H01L2924/0002 ,  H01L2924/00

摘要： A process of making an electrical coupling stack is disclosed. A conductive structure is coupled to a substrate. The coupling includes a crystalline salicide first structure above the conductive structure, a nitrogen-containing amorphous salicide second structure above the crystalline salicide first structure, and a refractory metal third film above the nitrogen-containing amorphous salicide second structure. Processing includes depositing a refractory metal silicide first film over the conductive structure, depositing a refractory metal nitride second film over the refractory metal silicide first film, and depositing the refractory metal third film over the refractory metal nitride second film. Thermal processing is carried out to achieve the electrical coupling stack.

摘要翻译： 公开了制造电耦合叠层的工艺。 导电结构耦合到衬底。 耦合包括导电结构之上的结晶硅化物第一结构，结晶硅化物第一结构之上的含氮无定形硅化物第二结构，以及位于含氮非晶硅化物第二结构之上的难熔金属第三膜。 处理包括在导电结构上沉积难熔金属硅化物第一膜，在难熔金属硅化物第一膜上沉积难熔金属氮化物第二膜，并在难熔金属氮化物第二膜上沉积难熔金属第三膜。 进行热处理以实现电耦合堆叠。

公开(公告)号：US20040029371A1

公开(公告)日：2004-02-12

申请号：US10636180

申请日：2003-08-07

申请人： Micron Technology, Inc.

发明人： Y. Jeff Hu

IPC分类号： H01L021/28

CPC分类号： H01L23/53266 ,  H01L21/2855 ,  H01L21/32051 ,  H01L21/32053 ,  H01L21/76849 ,  H01L21/7685 ,  H01L21/76855 ,  H01L21/76867 ,  H01L21/76889 ,  H01L27/10885 ,  H01L27/10888 ,  H01L2924/0002 ,  H01L2924/00

摘要： A process of making a buried digit line stack is disclosed. The process includes forming a silicon-lean metal silicide first film over a polysilicon plug, followed by a silicide compound barrier second film. The silicide compound barrier second film is covered with a refractory metal third film. A salicidation process causes the first film to salicide with the polysilicon plug. In one embodiment, all the aforementioned deposition processes are carried out by physical vapor deposition (nullPVDnull).

摘要翻译： 公开了一种制作掩埋式数字线叠层的工艺。 该方法包括在多晶硅插塞上形成贫硅金属硅化物第一膜，随后是硅化合物屏障第二膜。 硅化物阻挡层第二膜被难熔金属第三膜覆盖。 水解过程使第一个膜与多晶硅插塞自杀。 在一个实施方案中，所有上述沉积工艺都是通过物理气相沉积（“PVD”）进行的。