公开(公告)号：US20130104092A1

公开(公告)日：2013-04-25

申请号：US13279373

申请日：2011-10-24

申请人： Nathan C. Buck ,  Brian M. Dreibelbis ,  John P. Dubuque ,  Eric A. Foreman ,  Peter A. Habitz ,  Jeffrey G. Hemmett ,  Natesan Venkateswaran ,  Chandramouli Visweswariah ,  Xiaoyue Wang ,  Vladimir Zolotov

发明人： Nathan C. Buck ,  Brian M. Dreibelbis ,  John P. Dubuque ,  Eric A. Foreman ,  Peter A. Habitz ,  Jeffrey G. Hemmett ,  Natesan Venkateswaran ,  Chandramouli Visweswariah ,  Xiaoyue Wang ,  Vladimir Zolotov

IPC分类号： G06F17/50

CPC分类号： G06F17/5031 ,  G06F2217/84

摘要： In embodiments of a statistical static timing analysis (SSTA) method, system and program storage device, the interdependence between the setup time and hold time margins of a circuit block (e.g., a latch, flip-flop, etc., which requires the checking of setup and hold timing constraints) is determined, taking into account possible variations in multiple parameters (e.g., using a variation-aware characterizing technique). A parameterized statistical static timing analysis (SSTA) of a circuit incorporating the circuit block is performed in order to determine, in statistical parameterized form, setup and hold times for the circuit block. Based on the interdependence between the setup and hold time margins, setup and hold time constraints can be determined in statistical parameterized form. Finally, the setup and hold times determined during the SSTA can be checked against the setup and hold time constraints to determine, if the time constraints are violated or not and to what degree.

摘要翻译： 在统计静态时序分析（SSTA）方法，系统和程序存储装置的实施例中，需要检查的电路块（例如，锁存器，触发器等）的建立时间和保持时间裕度之间的相互依赖关系 确定设置和保持时序约束），同时考虑到多个参数的可能变化（例如，使用变异感知特性技术）。 执行结合电路块的电路的参数化统计静态时序分析（SSTA），以便以统计参数化形式确定电路块的建立和保持时间。 基于设置和保持时间间隔之间的相互依赖性，可以以统计参数化形式确定建立和保持时间约束。 最后，可以根据建立和保持时间约束来检查SSTA期间确定的建立和保持时间，以确定是否违反时间限制，以及在何种程度上。

公开(公告)号：US08468483B2

公开(公告)日：2013-06-18

申请号：US13279373

申请日：2011-10-24

申请人： Nathan C. Buck ,  Brian M. Dreibelbis ,  John P. Dubuque ,  Eric A. Foreman ,  Peter A. Habitz ,  Jeffrey G. Hemmett ,  Natesan Venkateswaran ,  Chandramouli Visweswariah ,  Xiaoyue Wang ,  Vladimir Zolotov

发明人： Nathan C. Buck ,  Brian M. Dreibelbis ,  John P. Dubuque ,  Eric A. Foreman ,  Peter A. Habitz ,  Jeffrey G. Hemmett ,  Natesan Venkateswaran ,  Chandramouli Visweswariah ,  Xiaoyue Wang ,  Vladimir Zolotov

IPC分类号： G06F9/455

CPC分类号： G06F17/5031 ,  G06F2217/84

摘要： In embodiments of a statistical static timing analysis (SSTA) method, system and program storage device, the interdependence between the setup time and hold time margins of a circuit block (e.g., a latch, flip-flop, etc., which requires the checking of setup and hold timing constraints) is determined, taking into account possible variations in multiple parameters (e.g., using a variation-aware characterizing technique). A parameterized statistical static timing analysis (SSTA) of a circuit incorporating the circuit block is performed in order to determine, in statistical parameterized form, setup and hold times for the circuit block. Based on the interdependence between the setup and hold time margins, setup and hold time constraints can be determined in statistical parameterized form. Finally, the setup and hold times determined during the SSTA can be checked against the setup and hold time constraints to determine, if the time constraints are violated or not and to what degree.

摘要翻译： 在统计静态时序分析（SSTA）方法，系统和程序存储装置的实施例中，需要检查的电路块（例如，锁存器，触发器等）的建立时间和保持时间裕度之间的相互依赖关系 确定设置和保持时序约束），同时考虑到多个参数的可能变化（例如，使用变异感知特性技术）。 执行结合电路块的电路的参数化统计静态时序分析（SSTA），以便以统计参数化形式确定电路块的建立和保持时间。 基于设置和保持时间间隔之间的相互依赖性，可以以统计参数化形式确定建立和保持时间约束。 最后，可以根据建立和保持时间约束来检查SSTA期间确定的建立和保持时间，以确定是否违反时间限制，以及在何种程度上。

公开(公告)号：US08560989B2

公开(公告)日：2013-10-15

申请号：US13311832

申请日：2011-12-06

申请人： Nathan Buck ,  Brian Dreibelbis ,  John P. Dubuque ,  Eric A. Foreman ,  James C. Gregerson ,  Peter A. Habitz ,  Jeffrey G. Hemmett ,  Debjit Sinha ,  Natesan Venkateswaran ,  Chandramouli Visweswariah ,  Michael H. Wood ,  Vladimir Zolotov

发明人： Nathan Buck ,  Brian Dreibelbis ,  John P. Dubuque ,  Eric A. Foreman ,  James C. Gregerson ,  Peter A. Habitz ,  Jeffrey G. Hemmett ,  Debjit Sinha ,  Natesan Venkateswaran ,  Chandramouli Visweswariah ,  Michael H. Wood ,  Vladimir Zolotov

IPC分类号： G06F17/50

CPC分类号： G06F17/505 ,  G06F2217/10 ,  G06F2217/62

摘要： Systems and methods for statistical clock cycle computation and closing timing of an integrated circuit design to a maximum clock cycle or period. The method includes loading a design and timing model for at least one circuit path of an integrated circuit or a region of the integrated circuit into a computing device. The method further includes performing a statistical static timing analysis (SSTA) of the at least one circuit path using the loaded design and timing model to obtain slack canonical data. The method further includes calculating a maximum circuit clock cycle for the integrated circuit or the specified region of the integrated circuit in linear canonical form based upon the slack canonical data obtained from the SSTA.

摘要翻译： 将集成电路设计的统计时钟周期计算和闭合时序的系统和方法设计到最大时钟周期或周期。 该方法包括将用于集成电路或集成电路的区域的至少一个电路路径的设计和定时模型加载到计算设备中。 该方法还包括使用加载的设计和定时模型来执行至少一个电路路径的统计静态时序分析（SSTA），以获得松散的规范数据。 该方法还包括基于从SSTA获得的松弛规范数据，以线性规范形式计算集成电路或集成电路的指定区域的最大电路时钟周期。

公开(公告)号：US08707233B2

公开(公告)日：2014-04-22

申请号：US13190083

申请日：2011-07-25

申请人： Eric A. Foreman ,  Peter A. Habitz ,  David J. Hathaway ,  Jeffrey G. Hemmett ,  Natesan Venkateswaran ,  Chandramouli Visweswariah ,  Vladimir Zolotov

发明人： Eric A. Foreman ,  Peter A. Habitz ,  David J. Hathaway ,  Jeffrey G. Hemmett ,  Natesan Venkateswaran ,  Chandramouli Visweswariah ,  Vladimir Zolotov

IPC分类号： G06F9/455 ,  G06F17/50

CPC分类号： G06F17/5031 ,  G06F17/5081

摘要： Systems and methods for accommodating correlated parameters in SSTA are provided. The method includes determining a correlation between at least two parameters. The method further includes calculating a new parameter or a new parameter set based on the correlation between the at least two parameters. The method further includes performing the SSTA such that the new parameter or the new parameter set is propagated into the SSTA. The method further includes projecting slack using the correlation between the at least two parameters and using a processor.

摘要翻译： 提供了适应SSTA相关参数的系统和方法。 该方法包括确定至少两个参数之间的相关性。 该方法还包括基于至少两个参数之间的相关性计算新参数或新参数集。 该方法还包括执行SSTA，使得新参数或新参数集传播到SSTA中。 该方法还包括使用至少两个参数之间的相关性并使用处理器来投影松弛。

公开(公告)号：US08141025B2

公开(公告)日：2012-03-20

申请号：US12354306

申请日：2009-01-15

申请人： Debjit Sinha ,  Eric A. Foreman ,  Peter A. Habitz ,  Natesan Venkateswaran ,  Chandramouli Visweswariah ,  Vladimir Zolotov

发明人： Debjit Sinha ,  Eric A. Foreman ,  Peter A. Habitz ,  Natesan Venkateswaran ,  Chandramouli Visweswariah ,  Vladimir Zolotov

IPC分类号： G06F17/50 ,  G06F9/455

CPC分类号： G06F17/5031

摘要： A method for verifying whether a circuit meets timing constraints by performing an incremental static timing analysis in which slack is represented by a distribution that includes sensitivities to various process variables. The slack at an endpoint is computed by propagating the arrival times and required arrival times of paths leading up to the endpoint. The computation of arrival and required arrival times needs the computation of delays of individual gate and wire segments in each path that leads to the endpoint. The mixed mode adds a deterministic timing to the statistical timing (DSTA+SSTA).

摘要翻译： 一种用于通过执行增量静态时序分析来验证电路是否满足时序约束的方法，其中松弛由包括对各种过程变量的灵敏度的分布表示。 通过传播到达端点的路径的到达时间和所需到达时间来计算端点的松弛度。 到达和到达时间的计算需要计算通向端点的每个路径中各个门和线段的延迟。 混合模式为统计时间（DSTA + SSTA）增加了一个确定性时序。

公开(公告)号：US20100180243A1

公开(公告)日：2010-07-15

申请号：US12354306

申请日：2009-01-15

申请人： Debjit Sinha ,  Eric A. Foreman ,  Peter A. Habitz ,  Natesan Venkateswaran ,  Chandramouli Visweswariah ,  Vladimir Zolotov

发明人： Debjit Sinha ,  Eric A. Foreman ,  Peter A. Habitz ,  Natesan Venkateswaran ,  Chandramouli Visweswariah ,  Vladimir Zolotov

IPC分类号： G06F17/50

CPC分类号： G06F17/5031

摘要： A method for verifying whether a circuit meets timing constraints by performing an incremental static timing analysis in which slack is represented by a distribution that includes sensitivities to various process variables. The slack at an endpoint is computed by propagating the arrival times and required arrival times of paths leading up to the endpoint. The computation of arrival and required arrival times needs the computation of delays of individual gate and wire segments in each path that leads to the endpoint. The mixed mode adds a deterministic timing to the statistical timing (DSTA+SSTA).

摘要翻译： 一种用于通过执行增量静态时序分析来验证电路是否满足时序约束的方法，其中松弛由包括对各种过程变量的灵敏度的分布表示。 通过传播到达端点的路径的到达时间和所需到达时间来计算端点的松弛度。 到达和到达时间的计算需要计算通向端点的每个路径中各个门和线段的延迟。 混合模式为统计时间（DSTA + SSTA）增加了一个确定性时序。

公开(公告)号：US08413095B1

公开(公告)日：2013-04-02

申请号：US13400680

申请日：2012-02-21

申请人： John P. Dubuque ,  Eric A. Foreman ,  Peter A. Habitz ,  Jeffrey G. Hemmett ,  Amol A. Joshi ,  Christopher J. Kiegle ,  William J. Wright ,  Vladimir Zolotov

发明人： John P. Dubuque ,  Eric A. Foreman ,  Peter A. Habitz ,  Jeffrey G. Hemmett ,  Amol A. Joshi ,  Christopher J. Kiegle ,  William J. Wright ,  Vladimir Zolotov

IPC分类号： G06F17/50 ,  G06F9/455

CPC分类号： G06F17/504 ,  G06F2217/10 ,  G06F2217/78 ,  G06F2217/84

摘要： A statistical single library that includes on-chip variation (OCV) is created for timing and power analysis of a digital chip design. Initially, library values for all cells of a digital chip design, including ranges for environmental and process parameters, are subject to a statistical model to create statistical timing for the ranges of the parameters. A statistical timing tool is applied across the ranges of the parameters to determine statistical corners for delay and input power to a subset of cells. The statistically determined delay and input power to the subset of cells is entered into the statistical single library. Each delay of each statistical corner for the subset of cells is compared with a chip sign-off statistical delay requirement of a test macro.

摘要翻译： 创建了包含片上变化（OCV）的统计单库，用于数字芯片设计的时序和功耗分析。 最初，数字芯片设计的所有单元（包括环境和工艺参数的范围）的库值都需要统计模型来创建参数范围的统计时序。 在整个参数范围内应用统计计时工具，以确定细胞子集的延迟和输入功率的统计角。 统计确定的单元子集的延迟和输入功率被输入到统计单个库中。 将每个细胞子集的每个统计角的每个延迟与测试宏的芯片签发统计延迟要求进行比较。

公开(公告)号：US08418107B2

公开(公告)日：2013-04-09

申请号：US12943541

申请日：2010-11-10

申请人： Jeffrey G Hemmett ,  Debjit Sinha ,  Natesan Venkateswaran ,  Chandramouli Visweswariah ,  Vladimir Zolotov

发明人： Jeffrey G Hemmett ,  Debjit Sinha ,  Natesan Venkateswaran ,  Chandramouli Visweswariah ,  Vladimir Zolotov

IPC分类号： G06F9/455 ,  G06F17/50

CPC分类号： G06F17/504 ,  G06F2217/10 ,  G06F2217/84

摘要： In one embodiment, the invention is a method and apparatus for performing statistical timing analysis with non-separable statistical and deterministic variations. One embodiment of a method for performing timing analysis of an integrated circuit chip includes computing delays and slews of chip gates and wires, wherein the delays and slews depend on at least a first process parameter that is deterministic and corner-based and a second process parameter that is statistical and non-separable with the first process parameter, and performing a single timing run using the timing quantity, wherein the single timing run produces arrival times, required arrival times, and timing slacks at outputs, latches, and circuit nodes of the integrated circuit chip. The computed arrival times, required arrival times, and timing slacks can be projected to a corner value of deterministic variations in order to obtain a statistical model of the delays and stews at the corresponding corner.

摘要翻译： 在一个实施例中，本发明是用于以不可分的统计和确定性变化执行统计时序分析的方法和装置。 用于执行集成电路芯片的定时分析的方法的一个实施例包括计算芯片栅极和导线的延迟和压摆，其中所述延迟和压摆取决于至少一个确定性和基于角的第一工艺参数，以及第二工艺参数 其与第一过程参数是统计的且不可分离的，并且使用定时数量执行单个定时运行，其中单个定时运行产生到达时间，所需的到达时间和定时偏移在输出，锁存器和电路节点 集成电路芯片。 计算的到达时间，所需的到达时间和时间休息可以被计算为确定性变化的角落值，以便获得相应角落处的延迟和炖菜的统计模型。

公开(公告)号：US20120124534A1

公开(公告)日：2012-05-17

申请号：US12944059

申请日：2010-11-11

申请人： Kerim Kalafala ,  Jennifer E. Basile ,  David J. Hathaway ,  Jeffrey G. Hemmett ,  Peihua Qi ,  Natesan Venkateswaran ,  Chandramouli Visweswariah ,  Vladimir Zolotov

发明人： Kerim Kalafala ,  Jennifer E. Basile ,  David J. Hathaway ,  Jeffrey G. Hemmett ,  Peihua Qi ,  Natesan Venkateswaran ,  Chandramouli Visweswariah ,  Vladimir Zolotov

IPC分类号： G06F17/50

CPC分类号： G06F17/504 ,  G06F2217/84

摘要： A method of applying common path credit in a static timing analysis in the presence of correlations between asserted arrival times, comprising the steps of using a computer, identifying one or more pairs of asserted arrival times for which one or more correlations exist; propagating to each of the one or more pairs of asserted arrival times a timing value dependent on the one or more correlations; and performing a subsequent common path pessimism removal analysis for at least one test during which a timing value dependent on the one or more correlations between asserted arrival times is used to compute an adjusted test slack.

摘要翻译： 一种在断言到达时间之间的相关性存在的静态时序分析中应用公共路径信用的方法，包括以下步骤：使用计算机识别存在一个或多个相关性的一个或多个断言到达时间对; 将所述一个或多个断言到达时间对中的每一个传播到取决于所述一个或多个相关性的定时值; 以及对至少一个测试执行随后的公共路径悲观消除分析，在该测试期间，使用取决于所述到达时间之间的一个或多个相关性的定时值来计算经调整的测试松弛。

公开(公告)号：US08689158B2

公开(公告)日：2014-04-01

申请号：US12944059

申请日：2010-11-11

申请人： Kerim Kalafala ,  Jennifer E. Basile ,  David J. Hathaway ,  Jeffrey G. Hemmett ,  Peihua Qi ,  Natesan Venkateswaran ,  Chandramouli Visweswariah ,  Vladimir Zolotov

发明人： Kerim Kalafala ,  Jennifer E. Basile ,  David J. Hathaway ,  Jeffrey G. Hemmett ,  Peihua Qi ,  Natesan Venkateswaran ,  Chandramouli Visweswariah ,  Vladimir Zolotov

IPC分类号： G06F17/50

CPC分类号： G06F17/504 ,  G06F2217/84

摘要： A method of applying common path credit in a static timing analysis in the presence of correlations between asserted arrival times, comprising the steps of using a computer, identifying one or more pairs of asserted arrival times for which one or more correlations exist; propagating to each of the one or more pairs of asserted arrival times a timing value dependent on the one or more correlations; and performing a subsequent common path pessimism removal analysis for at least one test during which a timing value dependent on the one or more correlations between asserted arrival times is used to compute an adjusted test slack.

摘要翻译： 一种在断言到达时间之间的相关性存在的静态时序分析中应用公共路径信用的方法，包括以下步骤：使用计算机识别存在一个或多个相关性的一个或多个断言到达时间对; 将所述一个或多个断言到达时间对中的每一个传播到取决于所述一个或多个相关性的定时值; 以及对至少一个测试执行随后的公共路径悲观消除分析，在该测试期间，使用取决于所述到达时间之间的一个或多个相关性的定时值来计算经调整的测试松弛。