公开(公告)号：US07454580B2

公开(公告)日：2008-11-18

申请号：US11380020

申请日：2006-04-25

申请人： Ravi K. Arimilli ,  Thomas M. Capasso ,  Robert A. Cargnoni ,  Guy L. Guthrie ,  Hugh Shen ,  William J. Starke

发明人： Ravi K. Arimilli ,  Thomas M. Capasso ,  Robert A. Cargnoni ,  Guy L. Guthrie ,  Hugh Shen ,  William J. Starke

IPC分类号： G06F12/00 ,  G06F13/00 ,  G06F13/28 ,  G06F9/26 ,  G06F9/34

CPC分类号： G06F9/3842 ,  G06F9/3851 ,  G06F9/544

摘要： A data processing system includes a processor core and a memory subsystem. The memory subsystem includes a store queue having a plurality of entries, where each entry includes an address field for holding the target address of store operation, a data field for holding data for the store operation, and a virtual sync field indicating a presence or absence of a synchronizing operation associated with the entry. The memory subsystem further includes a store queue controller that, responsive to receipt at the memory subsystem of a sequence of operations including a synchronizing operation and a particular store operation, places a target address and data of the particular store operation within the address field and data field, respectively, of an entry in the store queue and sets the virtual sync field of the entry to represent the synchronizing operation, such that a number of store queue entries utilized is reduced.

摘要翻译： 数据处理系统包括处理器核心和存储器子系统。 存储器子系统包括具有多个条目的存储队列，其中每个条目包括用于保存存储操作的目标地址的地址字段，用于保存用于存储操作的数据的数据字段和指示存在或不存在的虚拟同步字段 与该条目相关联的同步操作。 存储器子系统还包括存储队列控制器，其响应于在存储器子系统处的接收包括同步操作和特定存储操作的一系列操作，将特定存储操作的目标地址和数据放置在地址字段和数据中 字段，并且设置条目的虚拟同步字段以表示同步操作，使得减少使用的存储队列条目的数量。

公开(公告)号：US08131935B2

公开(公告)日：2012-03-06

申请号：US12419364

申请日：2009-04-07

申请人： Ravi K. Arimilli ,  Guy L. Guthrie ,  Robert A. Cargnoni ,  William J. Starke ,  Derek E. Williams

发明人： Ravi K. Arimilli ,  Guy L. Guthrie ,  Robert A. Cargnoni ,  William J. Starke ,  Derek E. Williams

IPC分类号： G06F13/00 ,  G06F13/28

CPC分类号： G06F12/0811 ,  G06F9/522

摘要： A data processing system includes an interconnect fabric, a system memory coupled to the interconnect fabric and including a virtual barrier synchronization region allocated to storage of virtual barrier synchronization registers (VBSRs), and a plurality of processing units coupled to the interconnect fabric and operable to access the virtual barrier synchronization region of the system memory. Each of the plurality of processing units includes a processor core and a cache memory including a cache array that caches VBSR lines from the virtual barrier synchronization region of the system memory and a cache controller. The cache controller, responsive to a store request from the processor core to update a particular VBSR line, performs a non-blocking update of the cache array in each other of the plurality of processing units contemporaneously holding a copy of the particular VBSR line by transmitting a VBSR update command on the interconnect fabric.

摘要翻译： 数据处理系统包括互连结构，耦合到互连结构并包括分配给虚拟屏障同步寄存器（VBSR）的存储的虚拟屏障同步区域的系统存储器，以及耦合到互连结构的多个处理单元， 访问系统内存的虚拟屏障同步区域。 多个处理单元中的每一个包括处理器核心和高速缓存存储器，其包括从系统存储器的虚拟屏障同步区域缓存VBSR行的缓存阵列和高速缓存控制器。 高速缓存控制器响应于来自处理器核心的存储请求来更新特定VBSR线路，通过发送来同时保存特定VBSR线路的副本的多个处理单元中的彼此之间的高速缓存阵列的非阻塞更新 互连结构上的VBSR更新命令。

公开(公告)号：US20100257317A1

公开(公告)日：2010-10-07

申请号：US12419364

申请日：2009-04-07

申请人： Ravi K. Arimilli ,  Guy L. Guthrie ,  Robert A. Cargnoni ,  William J. Starke ,  Derek E. Williams

发明人： Ravi K. Arimilli ,  Guy L. Guthrie ,  Robert A. Cargnoni ,  William J. Starke ,  Derek E. Williams

IPC分类号： G06F12/08 ,  G06F12/00

CPC分类号： G06F12/0811 ,  G06F9/522

摘要： A data processing system includes an interconnect fabric, a system memory coupled to the interconnect fabric and including a virtual barrier synchronization region allocated to storage of virtual barrier synchronization registers (VBSRs), and a plurality of processing units coupled to the interconnect fabric and operable to access the virtual barrier synchronization region of the system memory. Each of the plurality of processing units includes a processor core and a cache memory including a cache array that caches VBSR lines from the virtual barrier synchronization region of the system memory and a cache controller. The cache controller, responsive to a store request from the processor core to update a particular VBSR line, performs a non-blocking update of the cache array in each other of the plurality of processing units contemporaneously holding a copy of the particular VBSR line by transmitting a VBSR update command on the interconnect fabric.

摘要翻译： 数据处理系统包括互连结构，耦合到互连结构并包括分配给虚拟屏障同步寄存器（VBSR）的存储的虚拟屏障同步区域的系统存储器，以及耦合到互连结构的多个处理单元， 访问系统内存的虚拟屏障同步区域。 多个处理单元中的每一个包括处理器核心和高速缓存存储器，其包括从系统存储器的虚拟屏障同步区域缓存VBSR行的缓存阵列和高速缓存控制器。 高速缓存控制器响应于来自处理器核心的存储请求来更新特定VBSR线路，通过发送来同时保存特定VBSR线路的副本的多个处理单元中的彼此之间的高速缓存阵列的非阻塞更新 互连结构上的VBSR更新命令。

公开(公告)号：US20100262778A1

公开(公告)日：2010-10-14

申请号：US12421180

申请日：2009-04-09

申请人： Robert A. Cargnoni ,  Guy L. Guthrie ,  Harmony L. Helterhoff ,  William J. Starke ,  Jeffrey A. Stuecheli ,  Phillip G. Williams

发明人： Robert A. Cargnoni ,  Guy L. Guthrie ,  Harmony L. Helterhoff ,  William J. Starke ,  Jeffrey A. Stuecheli ,  Phillip G. Williams

IPC分类号： G06F12/08

CPC分类号： G06F12/0897 ,  G06F12/0811 ,  G06F12/0862 ,  G06F12/127 ,  G06F2212/6026

摘要： In response to a data request, a victim cache line is selected for castout from a lower level cache, and a target lower level cache of one of the plurality of processing units is selected. A determination is made whether the selected target lower level cache has provided more than a threshold number of retry responses to lateral castout (LCO) commands of the first lower level cache, and if so, a different target lower level cache is selected. The first processing unit thereafter issues a LCO command on the interconnect fabric. The LCO command identifies the victim cache line to be castout and indicates that the target lower level cache is an intended destination of the victim cache line. In response to a successful coherence response to the LCO command, the victim cache line is removed from the first lower level cache and held in the second lower level cache.

摘要翻译： 响应于数据请求，选择从较低级别高速缓冲存储器进行丢弃的受害者高速缓存行，并且选择多个处理单元之一的目标下级高速缓存。 确定所选择的目标下层高速缓存是否为第一较低级别高速缓存的横向转移（LCO）命令提供了超过阈值数量的重试响应，如果是，则选择不同的目标低级高速缓存。 此后，第一处理单元在互连结构上发出LCO命令。 LCO命令标识要丢弃的受害者缓存行，并指示目标下级缓存是受害缓存行的预期目标。 响应于对LCO命令的成功的一致性响应，从第一低级缓存中移除受害者高速缓存行并保存在第二较低级缓存中。

公开(公告)号：US08347036B2

公开(公告)日：2013-01-01

申请号：US12421180

申请日：2009-04-09

申请人： Robert A. Cargnoni ,  Guy L. Guthrie ,  Harmony L. Helterhoff ,  William J. Starke ,  Jeffrey A. Stuecheli ,  Phillip G. Williams

发明人： Robert A. Cargnoni ,  Guy L. Guthrie ,  Harmony L. Helterhoff ,  William J. Starke ,  Jeffrey A. Stuecheli ,  Phillip G. Williams

IPC分类号： G06F12/08

CPC分类号： G06F12/0897 ,  G06F12/0811 ,  G06F12/0862 ,  G06F12/127 ,  G06F2212/6026

摘要： In response to a data request, a victim cache line is selected for castout from a lower level cache, and a target lower level cache of one of the plurality of processing units is selected. A determination is made whether the selected target lower level cache has provided more than a threshold number of retry responses to lateral castout (LCO) commands of the first lower level cache, and if so, a different target lower level cache is selected. The first processing unit thereafter issues a LCO command on the interconnect fabric. The LCO command identifies the victim cache line to be castout and indicates that the target lower level cache is an intended destination of the victim cache line. In response to a successful coherence response to the LCO command, the victim cache line is removed from the first lower level cache and held in the second lower level cache.

摘要翻译： 响应于数据请求，选择从较低级别高速缓冲存储器进行丢弃的受害者高速缓存行，并且选择多个处理单元之一的目标下级高速缓存。 确定所选择的目标下层高速缓存是否为第一较低级别高速缓存的横向转移（LCO）命令提供了超过阈值数量的重试响应，如果是，则选择不同的目标低级高速缓存。 此后，第一处理单元在互连结构上发出LCO命令。 LCO命令标识要丢弃的受害者缓存行，并指示目标下级缓存是受害缓存行的预期目标。 响应于对LCO命令的成功的一致性响应，从第一低级缓存中移除受害者高速缓存行并保存在第二较低级缓存中。

公开(公告)号：US08521982B2

公开(公告)日：2013-08-27

申请号：US12424207

申请日：2009-04-15

申请人： Robert A. Cargnoni ,  Guy L. Guthrie ,  Thomas L. Jeremiah ,  Stephen J. Powell ,  William J. Starke ,  Jeffrey A. Steucheli

发明人： Robert A. Cargnoni ,  Guy L. Guthrie ,  Thomas L. Jeremiah ,  Stephen J. Powell ,  William J. Starke ,  Jeffrey A. Steucheli

IPC分类号： G06F12/00

CPC分类号： G06F12/123 ,  G06F12/084 ,  G06F12/0897

摘要： A system and method for tracking core load requests and providing arbitration and ordering of requests. When a core interface unit (CIU) receives a load operation from the processor core, a new entry in allocated in a queue of the CIU. In response to allocating the new entry in the queue, the CIU detects contention between the load request and another memory access request. In response to detecting contention, the load request may be suspended until the contention is resolved. Received load requests may be stored in the queue and tracked using a least recently used (LRU) mechanism. The load request may then be processed when the load request resides in a least recently used entry in the load request queue. CIU may also suspend issuing an instruction unless a read claim (RC) machine is available. In another embodiment, CIU may issue stored load requests in a specific priority order.

摘要翻译： 用于跟踪核心负载请求并提供仲裁和请求排序的系统和方法。 当核心接口单元（CIU）从处理器核心接收到加载操作时，分配在CIU队列中的新条目。 响应于在队列中分配新条目，CIU检测加载请求和另一个存储器访问请求之间的争用。 响应于检测到争用，负载请求可以被暂停，直到争用被解决。 接收到的加载请求可以存储在队列中，并使用最近最少使用的（LRU）机制进行跟踪。 然后可以在加载请求驻留在加载请求队列中最近最少使用的条目中时处理加载请求。 除非读取权利要求（RC）机器可用，否则CIU也可以暂停发出指令。 在另一个实施例中，CIU可以以特定优先级顺序发布存储的加载请求。

公开(公告)号：US5442757A

公开(公告)日：1995-08-15

申请号：US25439

申请日：1993-03-03

申请人： Harold L. McFarland ,  David R. Stiles ,  Korbin S. Van Dyke ,  Shrenik Mehta ,  John G. Favor ,  Dale R. Greenley ,  Robert A. Cargnoni

发明人： Harold L. McFarland ,  David R. Stiles ,  Korbin S. Van Dyke ,  Shrenik Mehta ,  John G. Favor ,  Dale R. Greenley ,  Robert A. Cargnoni

IPC分类号： G06F9/30 ,  G06F9/308 ,  G06F9/318 ,  G06F9/34 ,  G06F9/355 ,  G06F9/38 ,  G06F11/36 ,  G06F15/78 ,  G06F15/16

CPC分类号： G06F11/3648 ,  G06F15/8053 ,  G06F9/30003 ,  G06F9/30018 ,  G06F9/30167 ,  G06F9/3017 ,  G06F9/30185 ,  G06F9/30189 ,  G06F9/34 ,  G06F9/3555 ,  G06F9/38 ,  G06F9/3804 ,  G06F9/3812 ,  G06F9/3836 ,  G06F9/384 ,  G06F9/3842 ,  G06F9/3855 ,  G06F9/3857 ,  G06F9/3863 ,  G06F9/3869 ,  G06F9/3885

摘要： A pipeline control system is distributed over the functional units (15, 17, 20, 25) in a processor (10). Decoder logic (12) issues operations, each with an associated tag, to the functional units, with up to n operations allowed to be outstanding. The units execute the operations and report termination information back to the decoder logic, but do not irrevocably change the state of the machine. Based on the termination information, the decoder logic retires normally terminated operations in order. If an operation terminates abnormally, the decoder logic instructs the units to back out of those operations that include and are later than the operation that terminated abnormally.

摘要翻译： 流水线控制系统分布在处理器（10）中的功能单元（15,17,20,25）上。 解码器逻辑（12）向功能单元发出每个具有关联标签的操作，最多允许n个操作被显示。 单元执行操作并将终止信息报告回解码器逻辑，但不能不可逆转地改变机器的状态。 基于终止信息，解码器逻辑依次退出正常终止的操作。 如果操作异常终止，则解码器逻辑指示单元退出包括并晚于异常终止的操作的那些操作。

公开(公告)号：US06499123B1

公开(公告)日：2002-12-24

申请号：US09547981

申请日：2000-04-12

申请人： Harold L. McFarland ,  David R. Stiles ,  Korbin S. Van Dyke ,  Shrenik Mehta ,  John Gregory Favor ,  Dale R. Greenley ,  Robert A. Cargnoni

发明人： Harold L. McFarland ,  David R. Stiles ,  Korbin S. Van Dyke ,  Shrenik Mehta ,  John Gregory Favor ,  Dale R. Greenley ,  Robert A. Cargnoni

IPC分类号： H04B1700

CPC分类号： G06F9/34 ,  G06F9/30003 ,  G06F9/30018 ,  G06F9/3005 ,  G06F9/30167 ,  G06F9/30174 ,  G06F9/30185 ,  G06F9/30189 ,  G06F9/3555 ,  G06F9/38 ,  G06F9/3804 ,  G06F9/3812 ,  G06F9/3836 ,  G06F9/3838 ,  G06F9/384 ,  G06F9/3842 ,  G06F9/3855 ,  G06F9/3859 ,  G06F9/3863 ,  G06F9/3869 ,  G06F9/3885 ,  G06F11/364 ,  G06F11/3648 ,  G06F12/1027 ,  G06F12/145 ,  G06F15/8053

摘要： An integrated circuit having a normal mode for operating under normal operating conditions and a debug mode for operating to test and debug the integrated circuit. The integrated circuit includes a plurality of output pins that carry a first plurality of signals in the normal mode and carry a second plurality of signals in the debug mode. In one embodiment, the integrated circuit embodies a microprocessor. The microprocessor may include logic circuitry for enabling the second plurality of signals to be output from a multiplexer to the output pins in response to a predetermined event, such as a hit in an associated memory unit.

摘要翻译： 具有用于在正常操作条件下操作的正常模式的集成电路和用于操作以测试和调试集成电路的调试模式。 集成电路包括多个输出引脚，其以正常模式携带第一多个信号并且在调试模式下传送第二多个信号。 在一个实施例中，集成电路体现微处理器。 微处理器可以包括逻辑电路，用于响应于诸如相关存储器单元中的命中的预定事件，使第二多个信号从多路复用器输出到输出引脚。

公开(公告)号：US5768575A

公开(公告)日：1998-06-16

申请号：US405272

申请日：1995-03-13

申请人： Harold L. McFarland ,  David R. Stiles ,  Korbin S. Van Dyke ,  Shrenik Mehta ,  John Gregory Favor ,  Dale R. Greenley ,  Robert A. Cargnoni

发明人： Harold L. McFarland ,  David R. Stiles ,  Korbin S. Van Dyke ,  Shrenik Mehta ,  John Gregory Favor ,  Dale R. Greenley ,  Robert A. Cargnoni

IPC分类号： G06F9/30 ,  G06F9/308 ,  G06F9/318 ,  G06F9/34 ,  G06F9/355 ,  G06F9/38 ,  G06F11/36 ,  G06F15/78

CPC分类号： G06F9/34 ,  G06F11/3648 ,  G06F15/8053 ,  G06F9/30003 ,  G06F9/30018 ,  G06F9/30167 ,  G06F9/30174 ,  G06F9/30185 ,  G06F9/30189 ,  G06F9/3555 ,  G06F9/38 ,  G06F9/3804 ,  G06F9/3812 ,  G06F9/3836 ,  G06F9/384 ,  G06F9/3842 ,  G06F9/3855 ,  G06F9/3857 ,  G06F9/3863 ,  G06F9/3869 ,  G06F9/3885

摘要： A pipeline control system for implementing a virtual architecture having complex instruction set is distributed over RISC-like semi-autonomous functional units in a processor. Decoder logic fetches instructions of the target architecture and translates them into simpler RISC-like operations. These operations, each having an associated tag, are issued to the functional units. Address processing unit computes addresses of the instructions and operands, performs segment relocation, and manages the processor's memory. Operations are executed by the units in a manner that is generally independent of operation processing by the other units. The units report termination information back to the decoder logic, but do not irrevocably change the state of the machine. Based on the termination information, the decoder logic retires normally terminated operations in order. Thus, the functional units enable multiple operations to be executed in a speculative and out-of-order manner to fully utilize the resources of the processor.

摘要翻译： 用于实现具有复杂指令集的虚拟架构的流水线控制系统在处理器中的RISC状半自主功能单元上分布。 解码器逻辑获取目标架构的指令，并将其转换为更简单的类似RISC的操作。 每个具有关联标签的这些操作被发布到功能单元。 地址处理单元计算指令和操作数的地址，执行段重定位，并管理处理器的存储器。 操作由单元以通常独立于其他单元的操作处理的方式执行。 这些单元将终止信息报告回解码器逻辑，但不能不可逆转地更改机器的状态。 基于终止信息，解码器逻辑依次退出正常终止的操作。 因此，功能单元能够以推测和无序的方式执行多个操作，以充分利用处理器的资源。

公开(公告)号：US5781753A

公开(公告)日：1998-07-14

申请号：US403988

申请日：1995-03-13

申请人： Harold L. McFarland ,  David R. Stiles ,  Korbin S. Van Dyke ,  Shrenik Mehta ,  John Gregory Favor ,  Dale R. Greenley ,  Robert A. Cargnoni

发明人： Harold L. McFarland ,  David R. Stiles ,  Korbin S. Van Dyke ,  Shrenik Mehta ,  John Gregory Favor ,  Dale R. Greenley ,  Robert A. Cargnoni

IPC分类号： G06F9/30 ,  G06F9/308 ,  G06F9/318 ,  G06F9/34 ,  G06F9/355 ,  G06F9/38 ,  G06F11/36 ,  G06F15/78

CPC分类号： G06F9/34 ,  G06F11/364 ,  G06F11/3648 ,  G06F12/1027 ,  G06F12/145 ,  G06F15/8053 ,  G06F9/30003 ,  G06F9/30018 ,  G06F9/3005 ,  G06F9/30167 ,  G06F9/30174 ,  G06F9/30185 ,  G06F9/30189 ,  G06F9/3555 ,  G06F9/38 ,  G06F9/3804 ,  G06F9/3812 ,  G06F9/3836 ,  G06F9/3838 ,  G06F9/384 ,  G06F9/3842 ,  G06F9/3855 ,  G06F9/3859 ,  G06F9/3863 ,  G06F9/3869 ,  G06F9/3885

摘要： A pipeline control system for implementing a virtual architecture having a complex instruction set is distributed over RISC-like semi-autonomous functional units in a processor. Decoder logic fetches instructions of the target architecture and translates them into simpler RISC-like operations. These operations, each having an associated tag, are issued to the functional units. Address processing unit computes addresses of the instructions and operands, performs segment relocation, and manages the processor's memory. Operations are executed by the units in a manner that is generally independent of operation processing by the other units. The units report termination information back to the decoder logic, but do not irrevocably change the state of the machine. Based on the termination information, the decoder logic retires normally terminated operations in order. Thus, the functional units enable multiple operations to be executed in a speculative and out-of-order manner to fully utilize the resources of the processor.

摘要翻译： 用于实现具有复杂指令集的虚拟架构的流水线控制系统在处理器中的RISC状半自主功能单元上分布。 解码器逻辑获取目标架构的指令，并将其转换为更简单的类似RISC的操作。 每个具有关联标签的这些操作被发布到功能单元。 地址处理单元计算指令和操作数的地址，执行段重定位，并管理处理器的存储器。 操作由单元以通常独立于其他单元的操作处理的方式执行。 这些单元将终止信息报告回解码器逻辑，但不能不可逆转地更改机器的状态。 基于终止信息，解码器逻辑依次退出正常终止的操作。 因此，功能单元能够以推测和无序的方式执行多个操作，以充分利用处理器的资源。