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    ELECTRICAL ERASABLE PROGRAMMABLE MEMORY TRANSCONDUCTANCE TESTING
    2.
    发明申请
    ELECTRICAL ERASABLE PROGRAMMABLE MEMORY TRANSCONDUCTANCE TESTING 有权
    电可擦除可编程存储器的交叉测试

    公开(公告)号：US20090168541A1

    公开(公告)日：2009-07-02

    申请号：US11966068

    申请日：2007-12-28

    申请人： Richard K. Eguchi ,  Chen He ,  Ronald J. Syzdek

    发明人： Richard K. Eguchi ,  Chen He ,  Ronald J. Syzdek

    IPC分类号： G11C29/04

    CPC分类号： G11C29/50 ,  G11C16/04 ,  G11C2029/5002 ,  G11C2029/5006

    摘要： A test method determines if an array of a Flash EEPROM circuit has a bit cell with a transconductance (gm) that is deficient. The method preconditions all bit cells of the array to a particular programmed state and then determines whether any of the bit cells exhibit undesirable operating characteristics by reading each bit cell to determine whether its transconductance is less than desirable.

    摘要翻译： 测试方法确定闪存EEPROM电路的阵列是否具有缺陷的跨导（gm）的位单元。 该方法将阵列的所有比特单元预先调整到特定的编程状态，然后通过读取每个比特单元来确定其中的任何一个比特单元是否表现出不期望的运行特性，以确定其跨导是否小于期望值。

    Digital method to obtain the I-V curves of NVM bitcells
    3.
    发明授权
    Digital method to obtain the I-V curves of NVM bitcells 有权
    数字方法来获得NVM位单元的I-V曲线

    公开(公告)号：US08427877B2

    公开(公告)日：2013-04-23

    申请号：US13025712

    申请日：2011-02-11

    申请人： Chen He ,  Richard K. Eguchi

    发明人： Chen He ,  Richard K. Eguchi

    IPC分类号： G11C16/06

    CPC分类号： G11C29/50 ,  G11C16/04 ,  G11C29/50004

    摘要： A calibration table (160) of reference current (Iref) values and associated digital register settings is used during user test/diagnostics mode by varying the Iref values by changing the digital register settings and searching the transitioning gate voltage (Vg) of each bitcell at each Iref value to obtain the bitcell I-V curve using a digitally tunable gate voltage control (117) and reference current circuit (123) under control of a test module or circuit (110).

    摘要翻译： 在用户测试/诊断模式期间，通过改变数字寄存器设置并搜索每个位单元的转换栅极电压（Vg）来改变Iref值，使用参考电流（Iref）值和相关联的数字寄存器设置的校准表（160） 每个Iref值以在测试模块或电路（110）的控制下使用数字可调门电压控制（117）和参考电流电路（123）来获得位单元IV曲线。

    ADAPTIVE WRITE PROCEDURES FOR NON-VOLATILE MEMORY
    4.
    发明申请
    ADAPTIVE WRITE PROCEDURES FOR NON-VOLATILE MEMORY 有权
    非易失性存储器的自适应写入程序

    公开(公告)号：US20120327710A1

    公开(公告)日：2012-12-27

    申请号：US13170009

    申请日：2011-06-27

    申请人： CHEN HE ,  Richard K. Eguchi

    发明人： CHEN HE ,  Richard K. Eguchi

    IPC分类号： G11C16/10

    CPC分类号： G11C16/10 ,  G11C16/30

    摘要： A method includes performing a write operation on memory cells of a memory array to a first logic state using a voltage of a charge pump. A portion of the write operation is performed on the memory cells of the memory array using the voltage of the charge pump. A level of the voltage is compared to a reference. If the level of the voltage is below the reference, the write operation is continued with an increased level of the voltage by reducing load on the charge pump by providing the voltage on a reduced number of memory cells, wherein the reduced number of memory cells is a first subset of the memory cells.

    摘要翻译： 一种方法包括使用电荷泵的电压对存储器阵列的存储器单元执行写入操作到第一逻辑状态。 使用电荷泵的电压对存储器阵列的存储单元执行写入操作的一部分。 将电压的电平与参考值进行比较。 如果电压的电平低于参考值，则通过在减少数量的存储器单元上提供电压来减小电荷泵上的负载，继续以电压水平升高的写入操作，其中减少数量的存储器单元是 存储器单元的第一子集。

    Electrical erasable programmable memory transconductance testing
    5.
    发明授权
    Electrical erasable programmable memory transconductance testing 有权
    电可擦除可编程存储器跨导测试

    公开(公告)号：US07545679B1

    公开(公告)日：2009-06-09

    申请号：US11966068

    申请日：2007-12-28

    申请人： Richard K. Eguchi ,  Chen He ,  Ronald J. Syzdek

    发明人： Richard K. Eguchi ,  Chen He ,  Ronald J. Syzdek

    IPC分类号： G11C16/00

    CPC分类号： G11C29/50 ,  G11C16/04 ,  G11C2029/5002 ,  G11C2029/5006

    摘要： A test method determines if an array of a Flash EEPROM circuit has a bit cell with a transconductance (gm) that is deficient. The method preconditions all bit cells of the array to a particular programmed state and then determines whether any of the bit cells exhibit undesirable operating characteristics by reading each bit cell to determine whether its transconductance is less than desirable.

    摘要翻译： 测试方法确定闪存EEPROM电路的阵列是否具有缺陷的跨导（gm）的位单元。 该方法将阵列的所有比特单元预先调整到特定的编程状态，然后通过读取每个比特单元来确定其中的任何一个比特单元是否表现出不期望的运行特性，以确定其跨导是否小于期望值。

    Methods and systems for adjusting NVM cell bias conditions for program/erase operations to reduce performance degradation
    6.
    发明授权
    Methods and systems for adjusting NVM cell bias conditions for program/erase operations to reduce performance degradation 有权
    用于调整编程/擦除操作的NVM单元偏置条件以减少性能下降的方法和系统

    公开(公告)号：US08902667B2

    公开(公告)日：2014-12-02

    申请号：US13557629

    申请日：2012-07-25

    申请人： Fuchen Mu ,  Yanzhuo Wang ,  Chen He ,  Richard K. Eguchi

    发明人： Fuchen Mu ,  Yanzhuo Wang ,  Chen He ,  Richard K. Eguchi

    IPC分类号： G11C11/34

    CPC分类号： G11C29/021 ,  G11C16/10 ,  G11C16/3418 ,  G11C16/349 ,  G11C29/028

    摘要： Non-volatile memory (NVM) systems and related methods adjust program/erase bias conditions for non-volatile memory (NVM) cells to improve performance and product lifetime of NVM systems. System embodiments include integrated NVM systems having an NVM controller, a bias voltage generator, and an NVM cell array. Further, the NVM systems can store performance degradation information and program/erase bias condition information within storage circuitry. The disclosed embodiments adjust program/erase bias conditions for the NVM cells based upon performance degradation determinations, for example, temperature-based performance degradation determinations and interim verify based performance degradation determinations.

    摘要翻译： 非易失性存储器（NVM）系统和相关方法调整非易失性存储器（NVM）单元的编程/擦除偏置条件，以提高NVM系统的性能和产品寿命。 系统实施例包括具有NVM控制器，偏置电压发生器和NVM单元阵列的集成NVM系统。 此外，NVM系统可以在存储电路内存储性能劣化信息和编程/擦除偏置条件信息。 所公开的实施例基于性能劣化确定来调整NVM单元的编程/擦除偏置条件，例如基于温度的性能劣化确定和基于临时验证的性能劣化确定。

    Adaptive write procedures for non-volatile memory
    7.
    发明授权
    Adaptive write procedures for non-volatile memory 有权
    非易失性存储器的自适应写入程序

    公开(公告)号：US08509001B2

    公开(公告)日：2013-08-13

    申请号：US13170009

    申请日：2011-06-27

    申请人： Chen He ,  Richard K. Eguchi

    发明人： Chen He ,  Richard K. Eguchi

    IPC分类号： G11C16/04

    CPC分类号： G11C16/10 ,  G11C16/30

    摘要： A method includes performing a write operation on memory cells of a memory array to a first logic state using a voltage of a charge pump. A portion of the write operation is performed on the memory cells of the memory array using the voltage of the charge pump. A level of the voltage is compared to a reference. If the level of the voltage is below the reference, the write operation is continued with an increased level of the voltage by reducing load on the charge pump by providing the voltage on a reduced number of memory cells, wherein the reduced number of memory cells is a first subset of the memory cells.

    摘要翻译： 一种方法包括使用电荷泵的电压对存储器阵列的存储器单元执行写入操作到第一逻辑状态。 使用电荷泵的电压对存储器阵列的存储单元执行写入操作的一部分。 将电压的电平与参考值进行比较。 如果电压的电平低于参考值，则通过在减少数量的存储器单元上提供电压来减小电荷泵上的负载，继续以电压水平升高的写入操作，其中减少数量的存储器单元是 存储器单元的第一子集。

    BUILT-IN SELF TRIM FOR NON-VOLATILE MEMORY REFERENCE CURRENT
    8.
    发明申请
    BUILT-IN SELF TRIM FOR NON-VOLATILE MEMORY REFERENCE CURRENT 有权
    内置自适应非易失性存储器参考电流

    公开(公告)号：US20130107621A1

    公开(公告)日：2013-05-02

    申请号：US13286175

    申请日：2011-10-31

    申请人： Chen He ,  Richard K. Eguchi ,  Yanzhuo Wang

    发明人： Chen He ,  Richard K. Eguchi ,  Yanzhuo Wang

    IPC分类号： G11C16/06

    CPC分类号： G11C5/14 ,  G11C16/00 ,  G11C29/021 ,  G11C29/028 ,  G11C29/4401 ,  G11C2029/0409

    摘要： A non-volatile memory built-in self-trim mechanism is provided by which product reliability can be improved by minimizing drift of reference current used for accessing the non-volatile memory and for performing initial trimming of the reference current. Embodiments perform these tasks by using an analog-to-digital converter to provide a digital representation of the reference current (Iref) and then comparing that digital representation to a stored target range value for Iref and then adjusting a source of Iref accordingly. For a reference current generated by a NVM reference bitcell, program or erase pulses are applied to the reference cell as part of the trimming procedure. For a reference current generated by a bandgap-based circuit, the comparison results can be used to adjust the reference current circuit. In addition, environmental factors, such as temperature, can be used to adjust the measured value for the reference current or the target range value.

    摘要翻译： 提供了一种非易失性存储器内置自修整机制，通过使用于访问非易失性存储器的参考电流的漂移最小化以及对基准电流进行初始修整，可以提高产品的可靠性。 实施例通过使用模拟 - 数字转换器来提供参考电流（Iref）的数字表示，然后将该数字表示与存储的Iref的目标范围值进行比较，然后相应地调整Iref的来源来执行这些任务。 对于由NVM参考位单元产生的参考电流，编程或擦除脉冲作为修整过程的一部分被施加到参考单元。 对于由带隙电路产生的参考电流，可以使用比较结果来调整参考电流电路。 此外，可以使用诸如温度的环境因素来调整参考电流或目标范围值的测量值。

    Temperature-based adaptive erase or program parallelism
    10.
    发明授权
    Temperature-based adaptive erase or program parallelism 有权
    基于温度的自适应擦除或程序并行

    公开(公告)号：US09224478B2

    公开(公告)日：2015-12-29

    申请号：US13787799

    申请日：2013-03-06

    申请人： Richard K. Eguchi ,  Jon S. Choy ,  Chen He ,  Kelly K. Taylor

    发明人： Richard K. Eguchi ,  Jon S. Choy ,  Chen He ,  Kelly K. Taylor

    IPC分类号： G11C16/04 ,  G11C16/10 ,  G11C7/04 ,  G11C16/14 ,  G11C16/30 ,  G11C16/34

    CPC分类号： G11C16/10 ,  G11C7/04 ,  G11C16/14 ,  G11C16/30 ,  G11C16/349

    摘要： A method includes, in one implementation, performing a memory operation to place memory cells of a memory array to a first logic state using a voltage of a charge pump. A portion of the operation is performed on the memory cells using the voltage of the charge pump. A temperature of the memory array is compared to a threshold. If the temperature is above a reference level, a load on the charge pump is reduced by providing the voltage to only a reduced number of memory cells.

    摘要翻译： 一种方法包括在一个实现中，执行存储器操作以使用电荷泵的电压将存储器阵列的存储器单元置于第一逻辑状态。 使用电荷泵的电压对存储器单元执行一部分操作。 将存储器阵列的温度与阈值进行比较。 如果温度高于参考电平，则通过仅向减少数量的存储单元提供电压来减小电荷泵上的负载。