公开(公告)号：US20060004995A1

公开(公告)日：2006-01-05

申请号：US10880488

申请日：2004-06-30

申请人： Ricky Hetherington ,  Gregory Grohoski ,  Robert Golla

发明人： Ricky Hetherington ,  Gregory Grohoski ,  Robert Golla

IPC分类号： G06F9/00

CPC分类号： G06F9/3851 ,  G06F9/3885 ,  G06F12/0842 ,  G06F12/0859

摘要： An apparatus and method for fine-grained multithreading in a multipipelined processor core. According to one embodiment, a processor may include instruction fetch logic configured to assign a given one of a plurality of threads to a corresponding one of a plurality of thread groups, where each of the plurality of thread groups may comprise a subset of the plurality of threads, to issue a first instruction from one of the plurality of threads during one execution cycle, and to issue a second instruction from another one of the plurality of threads during a successive execution cycle. The processor may further include a plurality of execution units, each configured to execute instructions issued from a respective thread group.

摘要翻译： 一种用于多行处理器核心中的细粒度多线程的装置和方法。 根据一个实施例，处理器可以包括指令提取逻辑，其被配置为将多个线程中的给定一个线程分配给多个线程组中的相应一个线程组，其中多个线程组中的每一个可以包括多个线程组的子集 线程，以在一个执行周期期间从多个线程之一发出第一指令，并且在连续执行周期期间从多个线程中的另一个发出第二指令。 处理器还可以包括多个执行单元，每个执行单元被配置为执行从相应的线程组发出的指令。

公开(公告)号：US20060020831A1

公开(公告)日：2006-01-26

申请号：US10881092

申请日：2004-06-30

申请人： Robert Golla ,  Ricky Hetherington

发明人： Robert Golla ,  Ricky Hetherington

IPC分类号： G06F1/26

CPC分类号： G06F9/3869 ,  G06F1/32 ,  G06F1/3203 ,  G06F9/3012 ,  G06F9/30123 ,  G06F9/3013 ,  G06F9/3836 ,  G06F9/3851 ,  G06F9/3857 ,  G06F9/3867 ,  G06F9/3885 ,  G06F9/3891

摘要： A method and apparatus for controlling power consumption in a processor. In one embodiment, a processor includes a pipeline. The pipeline includes logic for fetching instructions, issuing instructions, and executing instructions. The processor also includes a power management unit. The power management unit is configured to input M stalls into the pipeline every N instruction cycles (where M and N are integer value and wherein M is less than N).

摘要翻译： 一种用于控制处理器中的功率消耗的方法和装置。 在一个实施例中，处理器包括流水线。 流水线包括用于获取指令，发出指令和执行指令的逻辑。 处理器还包括电源管理单元。 电源管理单元被配置为每N个指令周期（其中M和N是整数值，并且其中M小于N）将M个时钟输入流水线。

公开(公告)号：US20060004942A1

公开(公告)日：2006-01-05

申请号：US11063793

申请日：2005-02-23

申请人： Ricky Hetherington ,  Bikram Saha

发明人： Ricky Hetherington ,  Bikram Saha

IPC分类号： G06F12/08

CPC分类号： G06F9/3851 ,  G06F9/3802 ,  G06F9/3824 ,  G06F9/3826 ,  G06F9/3861 ,  G06F9/3867 ,  G06F9/3877 ,  G06F9/3879 ,  G06F9/3891 ,  G06F9/45533

摘要： A multiple-core processor with support for multiple virtual processors. In one embodiment, a processor may include a cache including a number of cache banks, a number of processor cores and core/bank mapping logic coupled to the cache banks and processor cores. During a first mode of processor operation, each of the processor cores may be configurable to access any of the cache banks, and during a second mode of processor operation, the core/bank mapping logic may be configured to implement a plurality of virtual processors within the processor. A first virtual processor may include a first subset of the processor cores and a first subset of the banks, and a second virtual processor may include a second subset of the processor cores and a second subset of the cache banks. Subsets of processor cores and cache banks included in the first and second virtual processors may be distinct.

摘要翻译： 支持多个虚拟处理器的多核处理器。 在一个实施例中，处理器可以包括包括多个高速缓冲存储器组，多个处理器核心以及耦合到高速缓冲存储器组和处理器核心的核心/组映射逻辑的高速缓存。 在处理器操作的第一模式期间，每个处理器核可以被配置为访问任何高速缓存组，并且在处理器操作的第二模式期间，核心/库映射逻辑可以被配置为在多个虚拟处理器内实现多个虚拟处理器 处理器。 第一虚拟处理器可以包括处理器核心的第一子集和存储体的第一子集，并且第二虚拟处理器可以包括处理器核心的第二子集和高速缓存组的第二子集。 包括在第一和第二虚拟处理器中的处理器核心和高速缓存组的子集可以是不同的。

公开(公告)号：US20070043911A1

公开(公告)日：2007-02-22

申请号：US11205652

申请日：2005-08-17

申请人： Ricky Hetherington ,  Stephen Phillips

发明人： Ricky Hetherington ,  Stephen Phillips

IPC分类号： G06F13/28

CPC分类号： G06F13/28 ,  G06F12/0811 ,  G06F12/0813 ,  G06F12/0815 ,  G06F12/0831 ,  G06F12/0851

摘要： In one embodiment, a node comprises at least one processor core and a plurality of coherence units. The processor core is configured to generate an address to access a memory location. The address maps to a first coherence plane of a plurality of coherence planes. Coherence activity is performed within each coherence plane independent of other coherence planes, and a mapping of the address space to the coherence planes is independent of a physical location of the addressed memory in a distributed system memory. Each coherence unit corresponds to a respective coherence plane and is configured to manage coherency for the node and for the respective coherence plane. The coherence units operate independent of each other, and a first coherence unit corresponding to the first coherence plane is coupled to receive the address if external coherency activity is needed to complete the access to the memory location.

摘要翻译： 在一个实施例中，节点包括至少一个处理器核心和多个相干单元。 处理器核心被配置为生成访问存储位置的地址。 地址映射到多个相干平面的第一相干平面。 在每个相干平面内独立于其他相干平面执行相干活动，并且地址空间与相干平面的映射与分布式系统存储器中所寻址的存储器的物理位置无关。 每个相干单元对应于相应的相干平面，并且被配置为管理节点和相应的相干平面的一致性。 相干单元彼此独立地操作，并且如果需要外部一致性活动来完成对存储器位置的访问，则耦合对应于第一相干面的第一相干单元以接收地址。

公开(公告)号：US20070043913A1

公开(公告)日：2007-02-22

申请号：US11205706

申请日：2005-08-17

申请人： Ricky Hetherington ,  Stephen Phillips

发明人： Ricky Hetherington ,  Stephen Phillips

IPC分类号： G06F13/28 ,  G06F13/00

CPC分类号： G06F13/28 ,  G06F12/0813 ,  G06F12/0815 ,  G06F12/0831

摘要： In one embodiment, a node comprises at least one memory control unit configured to couple to an industry standard memory interface for coupling to a memory; and at least one coherence unit configured to transmit and receive coherence messages to and from other nodes to maintain coherent memory among the nodes. The coherence messages are conveyed on a second interface to which the coherence unit is coupled, wherein the second interface includes at least a physical layer as specified by the industry standard memory interface.

摘要翻译： 在一个实施例中，节点包括至少一个存储器控制单元，其被配置为耦合到工业标准存储器接口以耦合到存储器; 以及至少一个相干单元，被配置为向和从其他节点发送和接收相干消息以在所述节点之间维持相干存储器。 相干消息在相干单元耦合到的第二接口上传送，其中第二接口至少包括由工业标准存储器接口指定的物理层。

公开(公告)号：US20070043912A1

公开(公告)日：2007-02-22

申请号：US11205690

申请日：2005-08-17

申请人： Ricky Hetherington ,  Stephen Phillips

发明人： Ricky Hetherington ,  Stephen Phillips

IPC分类号： G06F13/28

CPC分类号： G06F13/387 ,  G06F12/0831

摘要： In one embodiment, a node comprises a plurality of processor cores, coherency control circuitry coupled to the plurality of processor cores, and at least one coherence unit coupled to the coherency control circuitry. Each processor core is configured to have a plurality of threads active and each processor core includes at least one first level cache. The coherency control circuitry is configured to manage intranode coherency among the plurality of processor cores. The coherency unit is configured to couple to an external interface of the node, and is configured to transmit and receive coherence messages on the external interface to maintain coherency with at least one other node having one or processor cores and a coherence unit. In another embodiment, a system comprises an interconnect and a plurality of nodes coupled to the interconnect.

摘要翻译： 在一个实施例中，节点包括耦合到多个处理器核心的多个处理器核心，一致性控制电路以及耦合到所述一致性控制电路的至少一个相干单元。 每个处理器核心被配置为具有多个线程活动，并且每个处理器核心包括至少一个第一级高速缓存。 相关性控制电路被配置为管理多个处理器核之间的内部网络一致性。 一致性单元被配置为耦合到节点的外部接口，并且被配置为在外部接口上发送和接收相干消息以保持与至少一个具有一个或多个处理器核心和一致性单元的其他节点的一致性。 在另一个实施例中，系统包括互连和耦合到互连的多个节点。