公开(公告)号：US06229811B1

公开(公告)日：2001-05-08

申请号：US09556581

申请日：2000-04-24

申请人： S. Babar Raza ,  M. Magdy Talaat ,  Yun-Che Wang ,  Michael J. Kasper

发明人： S. Babar Raza ,  M. Magdy Talaat ,  Yun-Che Wang ,  Michael J. Kasper

IPC分类号： H04L1228

CPC分类号： H04L49/351 ,  H04L49/40

摘要： The present invention concerns a method and architecture comprising a first circuit, a second circuit, and a logic circuit coupled to said first and second circuits. The first segment generally comprises a first repeater core configured to operate at one of a plurality of speeds and a first port. The second segment generally comprises a second repeater core configured to operate at one of a plurality of speeds and a second port. A logic circuit may be configured to couple each of the first and second ports to either the first or second repeater core.

摘要翻译： 本发明涉及包括耦合到所述第一和第二电路的第一电路，第二电路和逻辑电路的方法和架构。 第一段通常包括被配置为以多个速度中的一个速度操作的第一中继器核和第一端口。 第二段通常包括被配置为以多个速度中的一个速度操作的第二中继器核和第二端口。 逻辑电路可以被配置为将第一和第二端口中的每一个耦合到第一或第二中继器核心。

公开(公告)号：US6055241A

公开(公告)日：2000-04-25

申请号：US970059

申请日：1997-11-13

申请人： S. Babar Raza ,  M. Magdy Talaat ,  Yun-Che Wang ,  Michael J. Kasper

发明人： S. Babar Raza ,  M. Magdy Talaat ,  Yun-Che Wang ,  Michael J. Kasper

IPC分类号： H04L12/56 ,  H04L12/413

CPC分类号： H04L49/351 ,  H04L49/40

摘要： The present invention concerns a method and architecture comprising a first circuit, a second circuit, and a logic circuit coupled to said first and second circuits. The first segment generally comprises a first repeater core configured to operate at one of a plurality of speeds and a first port. The second segment generally comprises a second repeater core configured to operate at one of a plurality of speeds and a second port. A logic circuit may be configured to couple each of the first and second ports to either the first or second repeater core.

摘要翻译： 本发明涉及包括耦合到所述第一和第二电路的第一电路，第二电路和逻辑电路的方法和架构。 第一段通常包括被配置为以多个速度中的一个速度操作的第一中继器核和第一端口。 第二段通常包括被配置为以多个速度中的一个速度操作的第二中继器核和第二端口。 逻辑电路可以被配置为将第一和第二端口中的每一个耦合到第一或第二中继器核心。

公开(公告)号：US06195360B1

公开(公告)日：2001-02-27

申请号：US08970058

申请日：1997-11-13

申请人： S. Babar Raza ,  M. Magdy Talaat

发明人： S. Babar Raza ,  M. Magdy Talaat

IPC分类号： H04L1228

CPC分类号： H04L12/44 ,  H04L29/06 ,  H04L69/18

摘要： The present invention concerns a method and architecture comprising a first circuit, a second circuit, and a logic circuit coupled to said first and second circuits. The first segment generally comprises a first repeater core configured to operate at one of a plurality of speeds and a first port. The second segment generally comprises a second repeater core configured to operate at one of a plurality of speeds and a second port. A logic circuit may be configured to couple each of the first and second ports to either the first or second repeater core.

公开(公告)号：US6097738A

公开(公告)日：2000-08-01

申请号：US966938

申请日：1997-11-10

申请人： M. Magdy Talaat ,  S. Babar Raza

发明人： M. Magdy Talaat ,  S. Babar Raza

IPC分类号： H04J1/10

CPC分类号： H04L12/413

摘要： A circuit and method comprising a first logic circuit, a second logic circuit and a speed detect circuit. The first logic circuit may be configured to present a global signal in response to a plurality of first speed indication signals. The speed detect circuit may be configured to present a plurality of second speed indication signals in response to an input operating at one of a plurality of speeds. The second logic circuit may be configured to present a plurality of internal speed indication signals, each in response to (i) the global signal and (ii) one of the plurality of the speed indication signals.

摘要翻译： 一种包括第一逻辑电路，第二逻辑电路和速度检测电路的电路和方法。 第一逻辑电路可以被配置为响应于多个第一速度指示信号呈现全局信号。 速度检测电路可以被配置为响应于以多个速度中的一个速度操作的输入来呈现多个第二速度指示信号。 第二逻辑电路可以被配置为响应于（i）全局信号和（ii）多个速度指示信号中的一个，呈现多个内部速度指示信号。

公开(公告)号：US6115364A

公开(公告)日：2000-09-05

申请号：US976410

申请日：1997-11-21

申请人： M. Magdy Talaat ,  S. Babar Raza

发明人： M. Magdy Talaat ,  S. Babar Raza

IPC分类号： H04L12/46 ,  H04L12/66

CPC分类号： H04L12/462

摘要： A circuit and method comprising a physical layer circuit, a select circuit and a repeater circuit. The physical layer circuit may be configured to present a number of shared signals and a number of individual signals. The select circuit may be configured to connect one or more said first number of shared signals to one of a second number of shared signals, where the second number of shared signals may be less than the first number of shared signals. The repeater circuit may be configured to receive the number of individual signals and the second number of shared signals.

摘要翻译： 一种包括物理层电路，选择电路和中继器电路的电路和方法。 物理层电路可以被配置为呈现多个共享信号和多个单独的信号。 选择电路可以被配置为将一个或多个所述第一数量的共享信号连接到第二数量的共享信号中的一个，其中第二数量的共享信号可以小于第一数量的共享信号。 中继器电路可以被配置为接收各个信号的数量和第二数量的共享信号。

公开(公告)号：US07184359B1

公开(公告)日：2007-02-27

申请号：US11003292

申请日：2004-12-03

申请人： Walter F. Bridgewater ,  Anup Nayak ,  Dimitris C. Pantelakis ,  S. Babar Raza

发明人： Walter F. Bridgewater ,  Anup Nayak ,  Dimitris C. Pantelakis ,  S. Babar Raza

IPC分类号： G11C8/00

CPC分类号： G11C11/412 ,  G11C8/16 ,  G11C11/418

摘要： A memory device, apparatus and method are provided for accessing memory cells. The device, apparatus, and method allow two or more electronic subsystems with corresponding external ports to access a single array of memory elements via a single internal port. Address, data, and control signals from each of the external ports are multiplexed onto the word line drivers and de-multiplexed from the sense amplifiers. Multiplexing and de-multiplexing operations are sequenced based on a state machine that receives synchronized signals from the external port. The synchronized signal can be clock signals that are synchronized to a high-speed sampling clock. Synchronization and sequencing functions can occur over a relatively few number of cycles of the high-speed sampling clock to minimize the time for resolving access conflicts, thereby maximizing the number of external ports which can access the internal port of the array.

摘要翻译： 提供存储器件，装置和方法来访问存储器单元。 设备，装置和方法允许具有相应外部端口的两个或多个电子子系统通过单个内部端口访问单个存储器单元阵列。 来自每个外部端口的地址，数据和控制信号被复用到字线驱动器上，并从读出放大器解复用。 基于从外部端口接收同步信号的状态机对多路复用和解复用操作进行排序。 同步信号可以是与高速采样时钟同步的时钟信号。 同步和排序功能可以在高速采样时钟的相对较少数量的周期内发生，以最小化解决访问冲突的时间，从而最大化可以访问阵列的内部端口的外部端口的数量。

公开(公告)号：US06810098B1

公开(公告)日：2004-10-26

申请号：US09732686

申请日：2000-12-08

申请人： Somnath Paul ,  S. Babar Raza

发明人： Somnath Paul ,  S. Babar Raza

IPC分类号： H04L700

CPC分类号： G06F5/065

摘要： An apparatus configured to interface a first clock speed of a multiqueue storage device and a second clock speed of an interface. The apparatus may be configured to control a flow of variable size data packets.

摘要翻译： 一种被配置为将多队列存储设备的第一时钟速度和接口的第二时钟速度进行接口的设备。 该装置可以被配置为控制可变大小数据分组的流。

公开(公告)号：US06584517B1

公开(公告)日：2003-06-24

申请号：US09347046

申请日：1999-07-02

申请人： S. Babar Raza

发明人： S. Babar Raza

IPC分类号： G06F300

CPC分类号： H04L49/90

摘要： A circuit comprising a memory and a control circuit. The memory may be configured to (i) hold one or more packets of information and (ii) send the held packets of information in response to one or more control signals. The control circuit may be configured to generate the one or more control signals.

摘要翻译： 一种包括存储器和控制电路的电路。 存储器可以被配置为（i）保持一个或多个信息分组，并且（ii）响应于一个或多个控制信号发送所保持的信息分组。 控制电路可以被配置为产生一个或多个控制信号。

公开(公告)号：US06502197B1

公开(公告)日：2002-12-31

申请号：US09436314

申请日：1999-11-08

申请人： S. Babar Raza

发明人： S. Babar Raza

IPC分类号： G06F112

CPC分类号： H04J3/0685 ,  H04J3/0623 ,  H04J2203/0025

摘要： An apparatus comprising a first circuit and a second circuit. The first circuit may be configured to synchronize at least one transport overhead byte with a pulse on an external pin. The second circuit may be configured to synchronize the transport overhead byte to the overhead processor. The overhead processor may be synchronized with (i) an overhead generator and (ii) an overhead extractor.

摘要翻译： 一种包括第一电路和第二电路的装置。 第一电路可以被配置为使至少一个传输开销字节与外部引脚上的脉冲同步。 第二电路可以被配置为将传输开销字节同步到架空处理器。 开销处理器可以与（i）架空发生器和（ii）开销提取器同步。

公开(公告)号：US6118299A

公开(公告)日：2000-09-12

申请号：US324375

申请日：1999-06-02

申请人： S. Babar Raza

发明人： S. Babar Raza

IPC分类号： H03K19/173 ,  G06F7/38

CPC分类号： H03K19/1735

摘要： The present invention concerns a mask-programmed cell comprising an input, an output and a transistor. The transistor has a first terminal and a second terminal. The cell may be configured in a first of three possible states when (a) the cell input is coupled to the first terminal via a first of two mask-programmed interconnects, and (b) the second terminal is coupled to the output. The cell may be configured in a second of three possible states when (a) a complement of the cell input is coupled to the first terminal via a second of the two mask-programmed interconnects, and (b) the second terminal is coupled to the output. The cell may be configured in a third of the three possible states when either the second terminal or the output is coupled to a predetermined level signal.

摘要翻译： 本发明涉及包括输入，输出和晶体管的掩模编程单元。 晶体管具有第一端子和第二端子。 当（a）单元输入经由两个屏蔽编程的互连中的第一个耦合到第一终端，并且（b）第二端耦合到输出时，单元可以被配置为三种可能状态中的第一种状态。 当（a）单元输入的补码经由两个屏蔽编程的互连中的第二个耦合到第一终端时，单元可以被配置为三种可能状态中的第二种状态，并且（b）第二端耦合到 输出。 当第二端子或输出端耦合到预定电平信号时，单元可以被配置为三种可能状态的三分之一。