公开(公告)号：US07669083B2

公开(公告)日：2010-02-23

申请号：US11853130

申请日：2007-09-11

申请人： Sampan Arora ,  Sandip Bag ,  Vinod Bussa ,  Shubhodeep Roy Choudhury ,  Manoj Dusanapudi ,  Sunil Suresh Hatti ,  Shakti Kapoor ,  Batchu Naga Venkata Satyanarayana ,  Shiraz Mohammad Zaman

发明人： Sampan Arora ,  Sandip Bag ,  Vinod Bussa ,  Shubhodeep Roy Choudhury ,  Manoj Dusanapudi ,  Sunil Suresh Hatti ,  Shakti Kapoor ,  Batchu Naga Venkata Satyanarayana ,  Shiraz Mohammad Zaman

IPC分类号： G06F11/00

CPC分类号： G06F11/263 ,  G06F11/2236

摘要： A system and method for creating multiple test case scenarios from one test case by shuffling the test case instruction order while maintaining relative sub test case instruction order intact is presented. A test case generator generates and provides a test case that includes multiple sub test cases to a test case executor. In turn, the test case executor recursively schedules and dispatches the test case with different shuffled instruction orders to a processor in order to efficiently test the processor. In one embodiment, the test case generator provides multiple test cases to the test case executor. In another embodiment, the test case generator provides test cases to multiple test case executors that, in turn, shuffle the test cases and provide the shuffled test cases to their respective processor.

摘要翻译： 提出了一种通过混合测试用例指令顺序从一个测试用例创建多个测试用例场景的系统和方法，同时保持相对子测试用例指令顺序完整。 一个测试用例生成器生成并提供一个包含多个子测试用例的测试用例给测试用例执行器。 反过来，测试用例执行器递归地调度并将不同的混洗指令命令的测试用例调度到处理器，以便有效地测试处理器。 在一个实施例中，测试用例生成器向测试用例执行器提供多个测试用例。 在另一个实施例中，测试用例生成器向多个测试用例执行器提供测试用例，这些测试用例执行器又将洗牌测试用例并将洗牌的测试用例提供给它们各自的处理器。

公开(公告)号：US20090070631A1

公开(公告)日：2009-03-12

申请号：US11853130

申请日：2007-09-11

申请人： Sampan Arora ,  Sandip Bag ,  Vinod Bussa ,  Shubhodeep Roy Choudhury ,  Manoj Dusanapudi ,  Sunil Suresh Hatti ,  Shakti Kapoor ,  Batchu Naga Venkata Satyanarayana ,  Shiraz Mohammad Zaman

发明人： Sampan Arora ,  Sandip Bag ,  Vinod Bussa ,  Shubhodeep Roy Choudhury ,  Manoj Dusanapudi ,  Sunil Suresh Hatti ,  Shakti Kapoor ,  Batchu Naga Venkata Satyanarayana ,  Shiraz Mohammad Zaman

IPC分类号： G06F11/00

CPC分类号： G06F11/263 ,  G06F11/2236

摘要： A system and method for creating multiple test case scenarios from one test case by shuffling the test case instruction order while maintaining relative sub test case instruction order intact is presented. A test case generator generates and provides a test case that includes multiple sub test cases to a test case executor. In turn, the test case executor recursively schedules and dispatches the test case with different shuffled instruction orders to a processor in order to efficiently test the processor. In one embodiment, the test case generator provides multiple test cases to the test case executor. In another embodiment, the test case generator provides test cases to multiple test case executors that, in turn, shuffle the test cases and provide the shuffled test cases to their respective processor.

摘要翻译： 提出了一种通过混合测试用例指令顺序从一个测试用例创建多个测试用例场景的系统和方法，同时保持相对子测试用例指令顺序完整。 一个测试用例生成器生成并提供一个包含多个子测试用例的测试用例给测试用例执行器。 反过来，测试用例执行器递归地调度并将不同的混洗指令命令的测试用例调度到处理器，以便有效地测试处理器。 在一个实施例中，测试用例生成器向测试用例执行器提供多个测试用例。 在另一个实施例中，测试用例生成器向多个测试用例执行器提供测试用例，这些测试用例执行器又将洗牌测试用例并将洗牌的测试用例提供给它们各自的处理器。

公开(公告)号：US08019566B2

公开(公告)日：2011-09-13

申请号：US11853154

申请日：2007-09-11

申请人： Vinod Bussa ,  Shubhodeep Roy Choudhury ,  Manoj Dusanapudi ,  Sunil Suresh Hatti ,  Shakti Kapoor ,  Batchu Naga Venkata Satyanarayana

发明人： Vinod Bussa ,  Shubhodeep Roy Choudhury ,  Manoj Dusanapudi ,  Sunil Suresh Hatti ,  Shakti Kapoor ,  Batchu Naga Venkata Satyanarayana

IPC分类号： G06F11/26 ,  G06F11/00

CPC分类号： G06F12/0875

摘要： A system and method for using a single test case to test each sector within multiple congruence classes is presented. A test case generator builds a test case for accessing each sector within a congruence class. Since a congruence class spans multiple congruence pages, the test case generator builds the test case over multiple congruence pages in order for the test case to test the entire congruence class. During design verification and validation, a test case executor modifies a congruence class identifier (e.g., patches a base register), which forces the test case to test a specific congruence class. By incrementing the congruence class identifier after each execution of the test case, the test case executor is able to test each congruence class in the cache using a single test case.

摘要翻译： 提出了一种使用单个测试用例来测试多个同余类中的每个扇区的系统和方法。 测试用例生成器构建用于访问同余类中的每个扇区的测试用例。 由于同余类遍历多个同余页面，因此测试用例生成器将测试用例构建在多个同余页面上，以便测试用例测试整个同余类。 在设计验证和验证期间，测试用例执行器修改同余类标识符（例如，修补基址寄存器），这迫使测试用例测试特定的同余类。 通过在每次执行测试用例之后递增同余类标识符，测试用例执行器能够使用单个测试用例来测试缓存中的每个同余类。

公开(公告)号：US20090070532A1

公开(公告)日：2009-03-12

申请号：US11853154

申请日：2007-09-11

申请人： Vinod Bussa ,  Shubhodeep Roy Choudhury ,  Manoj Dusanapudi ,  Sunil Suresh Hatti ,  Shakti Kapoor ,  Batchu Naga Venkata Satyanarayana

发明人： Vinod Bussa ,  Shubhodeep Roy Choudhury ,  Manoj Dusanapudi ,  Sunil Suresh Hatti ,  Shakti Kapoor ,  Batchu Naga Venkata Satyanarayana

IPC分类号： G06F12/08

CPC分类号： G06F12/0875

摘要： A system and method for using a single test case to test each sector within multiple congruence classes is presented. A test case generator builds a test case for accessing each sector within a congruence class. Since a congruence class spans multiple congruence pages, the test case generator builds the test case over multiple congruence pages in order for the test case to test the entire congruence class. During design verification and validation, a test case executor modifies a congruence class identifier (e.g., patches a base register), which forces the test case to test a specific congruence class. By incrementing the congruence class identifier after each execution of the test case, the test case executor is able to test each congruence class in the cache using a single test case.

摘要翻译： 提出了一种使用单个测试用例来测试多个同余类中的每个扇区的系统和方法。 测试用例生成器构建用于访问同余类中的每个扇区的测试用例。 由于同余类遍历多个同余页面，因此测试用例生成器将测试用例构建在多个同余页面上，以便测试用例测试整个同余类。 在设计验证和验证期间，测试用例执行器修改同余类标识符（例如，修补基址寄存器），这迫使测试用例测试特定的同余类。 通过在每次执行测试用例之后递增同余类标识符，测试用例执行器能够使用单个测试用例来测试缓存中的每个同余类。

公开(公告)号：US20090024877A1

公开(公告)日：2009-01-22

申请号：US11779383

申请日：2007-07-18

申请人： Shubhodeep Roy Choudhury ,  Manoj Dusanapudi ,  Sunil Suresh Hatti ,  Shakti Kapoor ,  Chakrapani Rayadurgam ,  Batchu Naga Venkata Satyanarayana

发明人： Shubhodeep Roy Choudhury ,  Manoj Dusanapudi ,  Sunil Suresh Hatti ,  Shakti Kapoor ,  Chakrapani Rayadurgam ,  Batchu Naga Venkata Satyanarayana

IPC分类号： G06F11/26

CPC分类号： G06F11/263

摘要： A system and method for creating different start cache and bus states using multiple test patterns for processor design verification and validation is presented. A test pattern generator/tester re-uses test patterns in different configurations that alter cache states and translation lookaside buffer (TLB) states, which produces different timing scenarios on a broadband bus. The test pattern generator/tester creates multiple test patterns for a multi-processor system and executes the test patterns repeatedly in different configurations without rebuilding the test patterns. This enables a system to dedicate more time executing the test patterns instead of building the test patterns. By repeatedly executing the same test patterns in a different configuration, the invention described herein produces different start cache states, different TLB states, along with other processor units, each time the test patterns execute that, in turn, changes the bus timing.

摘要翻译： 介绍了使用多个测试模式创建不同启动缓存和总线状态的系统和方法，用于处理器设计验证和验证。 测试模式发生器/测试仪重新使用不同配置中的测试模式来改变高速缓存状态和翻译后备缓冲器（TLB）状态，这在宽带总线上产生不同的定时情况。 测试模式生成器/测试仪为多处理器系统创建多个测试模式，并以不同的配置重复执行测试模式，而不会重建测试模式。 这使得系统能够专注于执行测试模式的更多时间，而不是构建测试模式。 通过以不同的配置重复执行相同的测试模式，本文所描述的本发明每次测试模式执行时，都会与其他处理器单元一起产生不同的开始高速缓存状态，不同的TLB状态，从而改变总线时序。

公开(公告)号：US07747908B2

公开(公告)日：2010-06-29

申请号：US11779383

申请日：2007-07-18

申请人： Shubhodeep Roy Choudhury ,  Manoj Dusanapudi ,  Sunil Suresh Hatti ,  Shakti Kapoor ,  Chakrapani Rayadurgam ,  Batchu Naga Venkata Satyanarayana

发明人： Shubhodeep Roy Choudhury ,  Manoj Dusanapudi ,  Sunil Suresh Hatti ,  Shakti Kapoor ,  Chakrapani Rayadurgam ,  Batchu Naga Venkata Satyanarayana

IPC分类号： G06F11/00

CPC分类号： G06F11/263

摘要： A system and method for creating different start cache and bus states using multiple test patterns for processor design verification and validation is presented. A test pattern generator/tester re-uses test patterns in different configurations that alter cache states and translation lookaside buffer (TLB) states, which produces different timing scenarios on a broadband bus. The test pattern generator/tester creates multiple test patterns for a multi-processor system and executes the test patterns repeatedly in different configurations without rebuilding the test patterns. This enables a system to dedicate more time executing the test patterns instead of building the test patterns. By repeatedly executing the same test patterns in a different configuration, the invention described herein produces different start cache states, different TLB states, along with other processor units, each time the test patterns execute that, in turn, changes the bus timing.

摘要翻译： 介绍了使用多个测试模式创建不同启动缓存和总线状态的系统和方法，用于处理器设计验证和验证。 测试模式发生器/测试仪重新使用不同配置中的测试模式来改变高速缓存状态和翻译后备缓冲器（TLB）状态，这在宽带总线上产生不同的定时情况。 测试模式生成器/测试仪为多处理器系统创建多个测试模式，并以不同的配置重复执行测试模式，而不会重建测试模式。 这使得系统能够专注于执行测试模式的更多时间，而不是构建测试模式。 通过以不同的配置重复执行相同的测试模式，本文所描述的本发明每次测试模式执行时，都会与其他处理器单元一起产生不同的开始高速缓存状态，不同的TLB状态，从而改变总线时序。

公开(公告)号：US07797650B2

公开(公告)日：2010-09-14

申请号：US11853163

申请日：2007-09-11

申请人： Sandip Bag ,  Manoj Dusanapudi ,  Sunil Suresh Hatti ,  Shakti Kapoor ,  Batchu Naga Venkata Satyanarayana

发明人： Sandip Bag ,  Manoj Dusanapudi ,  Sunil Suresh Hatti ,  Shakti Kapoor ,  Batchu Naga Venkata Satyanarayana

IPC分类号： G06F17/50 ,  G06F9/44 ,  G06F13/10

CPC分类号： G06F11/26

摘要： A system and method for re-executing a test case and modifying the test case's effective addresses, effective segment identifiers (ESIDs), and virtual segment identifiers (VSIDs) in order to fully test a processor's SLB and TLB cells is presented. A test case generator generates a test case that includes an initial set of test case effective addresses, an initial set of ESIDs, and an initial set of VSIDs. The test case executor uses an effective address arithmetic function and a virtual address arithmetic function to modify the test case effective addresses, the ESIDs, and the VSIDs on each re-execution that, in turn, sets/unsets each bit within each SLB and TLB entry. In one embodiment, the invention described herein sequentially shifts segment lookaside buffer entries, whose ESIDs are in single bit increments, in order to fully test each ESID bit location within each SLB entry.

摘要翻译： 提出了一种用于重新执行测试用例并修改测试用例的有效地址，有效段标识符（ESID）和虚拟段标识符（VSID）的系统和方法，以便对处理器的SLB和TLB单元进行全面测试。 测试用例生成器生成测试用例，其包括测试用例有效地址的初始集合，初始的ESID集合和初始的VSID集合。 测试用例执行器使用有效的地址算术函数和虚拟地址算术函数来修改每个重新执行的测试用例有效地址，ESID和VSID，而每个SLB和TLB中的每个位都设置/取消每个位 条目。 在一个实施例中，本文描述的本发明顺序地移动其ESID以单位增量的段后续缓冲区条目，以便完全测试每个SLB条目内的每个ESID比特位置。

公开(公告)号：US20090070632A1

公开(公告)日：2009-03-12

申请号：US11853163

申请日：2007-09-11

申请人： Sandip Bag ,  Manoj Dusanapudi ,  Sunil Suresh Hatti ,  Shakti Kapoor ,  Batchu Naga Venkata Satyanarayana

发明人： Sandip Bag ,  Manoj Dusanapudi ,  Sunil Suresh Hatti ,  Shakti Kapoor ,  Batchu Naga Venkata Satyanarayana

IPC分类号： G06F11/26

CPC分类号： G06F11/26

摘要： A system and method for re-executing a test case and modifying the test case's effective addresses, effective segment identifiers (ESIDs), and virtual segment identifiers (VSIDs) in order to fully test a processor's SLB and TLB cells is presented. A test case generator generates a test case that includes an initial set of test case effective addresses, an initial set of ESIDs, and an initial set of VSIDs. The test case executor uses an effective address arithmetic function and a virtual address arithmetic function to modify the test case effective addresses, the ESIDs, and the VSIDs on each re-execution that, in turn, sets/unsets each bit within each SLB and TLB entry. In one embodiment, the invention described herein sequentially shifts segment lookaside buffer entries, whose ESIDs are in single bit increments, in order to fully test each ESID bit location within each SLB entry.

摘要翻译： 提出了一种用于重新执行测试用例并修改测试用例的有效地址，有效段标识符（ESID）和虚拟段标识符（VSID）的系统和方法，以便对处理器的SLB和TLB单元进行全面测试。 测试用例生成器生成测试用例，其包括测试用例有效地址的初始集合，初始的ESID集合和初始的VSID集合。 测试用例执行器使用有效的地址算术函数和虚拟地址算术函数来修改每个重新执行的测试用例有效地址，ESID和VSID，而每个SLB和TLB中的每个位都设置/取消每个位 条目。 在一个实施例中，本文描述的本发明顺序地移动其ESID以单位增量的段后续缓冲区条目，以便完全测试每个SLB条目内的每个ESID比特位置。

公开(公告)号：US20090024876A1

公开(公告)日：2009-01-22

申请号：US11779378

申请日：2007-07-18

申请人： Sampan Arora ,  Shubhodeep Roy Choudhury ,  Manoj Dusanapudi ,  Sunil Suresh Hatti ,  Shakti Kapoor ,  Chakrapani Rayadurgam

发明人： Sampan Arora ,  Shubhodeep Roy Choudhury ,  Manoj Dusanapudi ,  Sunil Suresh Hatti ,  Shakti Kapoor ,  Chakrapani Rayadurgam

IPC分类号： G06F11/26

CPC分类号： G06F11/263 ,  G06F11/261

摘要： A system and method for verifying cache snoop logic and coherency between instruction cache and data cache using instruction stream “holes” that are created by branch instructions is presented. A test pattern generator includes instructions that load/store data into instruction stream holes. In turn, by executing the test pattern, a processor thread loads an L2 cache line into both instruction cache (icache) and data cache (dcache). The test pattern modifies the data in the dcache in response to a store instruction. In turn, the invention described herein identifies whether snoop logic detects the change and updates the icache's corresponding cache line accordingly.

摘要翻译： 提出了一种用于使用由分支指令创建的指令流“孔”来验证高速缓存监听逻辑和指令高速缓存与数据高速缓存之间的一致性的系统和方法。 测试模式生成器包括将数据加载/存储到指令流孔中的指令。 反过来，通过执行测试模式，处理器线程将L2高速缓存行加载到指令高速缓存（icache）和数据高速缓存（dcache）中。 测试模式根据存储指令修改dcache中的数据。 反过来，本文描述的发明识别窥探逻辑是否检测到改变并相应地更新icache的相应缓存行。

公开(公告)号：US08006221B2

公开(公告)日：2011-08-23

申请号：US11853170

申请日：2007-09-11

申请人： Sampan Arora ,  Shubhodeep Roy Choudhury ,  Manoj Dusanapudi ,  Sunil Suresh Hatti ,  Shakti Kapoor ,  Sai Rupak Mohanan

发明人： Sampan Arora ,  Shubhodeep Roy Choudhury ,  Manoj Dusanapudi ,  Sunil Suresh Hatti ,  Shakti Kapoor ,  Sai Rupak Mohanan

IPC分类号： G06F17/50

CPC分类号： G06F11/263

摘要： A system and method for generating a test case and a bit mask that allows a test case executor the ability to re-execute the test case multiple times using different machine state register bit sets. A test case generator creates a bit mask based upon identified invariant bits and semi-invariant bits. The test case generator includes compensation values corresponding to the semi-invariant bits into a test case, and provides the test case, along with the bit mask, to a test case executor. In turn, the test case executor dispatches the test case multiple times, each time with a different machine state register bit set, to a processor. Each of the machine state register bit sets places the processor in different modes.

摘要翻译： 用于生成测试用例和位掩码的系统和方法，允许测试用例执行器使用不同的机器状态寄存器位集多次重新执行测试用例。 测试用例发生器基于识别的不变位和半不变位创建位掩码。 测试用例发生器包括与半不变位相对应的补偿值到测试用例中，并将测试用例以及位掩码提供给测试用例执行器。 反过来，测试用例执行器将每个测试用例分配到不同的机器状态寄存器位设置的多个处理器。 每个机器状态寄存器位组将处理器置于不同的模式。