公开(公告)号：US07797650B2

公开(公告)日：2010-09-14

申请号：US11853163

申请日：2007-09-11

申请人： Sandip Bag ,  Manoj Dusanapudi ,  Sunil Suresh Hatti ,  Shakti Kapoor ,  Batchu Naga Venkata Satyanarayana

发明人： Sandip Bag ,  Manoj Dusanapudi ,  Sunil Suresh Hatti ,  Shakti Kapoor ,  Batchu Naga Venkata Satyanarayana

IPC分类号： G06F17/50 ,  G06F9/44 ,  G06F13/10

CPC分类号： G06F11/26

摘要： A system and method for re-executing a test case and modifying the test case's effective addresses, effective segment identifiers (ESIDs), and virtual segment identifiers (VSIDs) in order to fully test a processor's SLB and TLB cells is presented. A test case generator generates a test case that includes an initial set of test case effective addresses, an initial set of ESIDs, and an initial set of VSIDs. The test case executor uses an effective address arithmetic function and a virtual address arithmetic function to modify the test case effective addresses, the ESIDs, and the VSIDs on each re-execution that, in turn, sets/unsets each bit within each SLB and TLB entry. In one embodiment, the invention described herein sequentially shifts segment lookaside buffer entries, whose ESIDs are in single bit increments, in order to fully test each ESID bit location within each SLB entry.

摘要翻译： 提出了一种用于重新执行测试用例并修改测试用例的有效地址，有效段标识符（ESID）和虚拟段标识符（VSID）的系统和方法，以便对处理器的SLB和TLB单元进行全面测试。 测试用例生成器生成测试用例，其包括测试用例有效地址的初始集合，初始的ESID集合和初始的VSID集合。 测试用例执行器使用有效的地址算术函数和虚拟地址算术函数来修改每个重新执行的测试用例有效地址，ESID和VSID，而每个SLB和TLB中的每个位都设置/取消每个位 条目。 在一个实施例中，本文描述的本发明顺序地移动其ESID以单位增量的段后续缓冲区条目，以便完全测试每个SLB条目内的每个ESID比特位置。

公开(公告)号：US07752499B2

公开(公告)日：2010-07-06

申请号：US11853189

申请日：2007-09-11

申请人： Shubhodeep Roy Choudhury ,  Manoj Dusanapudi ,  Sunil Suresh Hatti ,  Shakti Kapoor ,  Rahul Sharad Moharil

发明人： Shubhodeep Roy Choudhury ,  Manoj Dusanapudi ,  Sunil Suresh Hatti ,  Shakti Kapoor ,  Rahul Sharad Moharil

IPC分类号： G06F11/00

CPC分类号： G06F11/263

摘要： A system and method for using resource pools and instruction pools for processor design verification and validation is presented. A test case generator organizes processor resources into resource pools using a resource pool mask. Next, the test case generator separates instructions into instruction pools based upon the resources that each instruction requires. The test case generator then creates a test case using one or more sub test cases by assigning a resource pool to each sub test case, identifying instruction pools that correspond the assigned test case, and building each sub test case using instructions included in the identified instruction pools.

摘要翻译： 介绍了一种使用资源池和指令池进行处理器设计验证和验证的系统和方法。 测试用例生成器使用资源池掩码将处理器资源组织到资源池中。 接下来，测试用例发生器根据每个指令需要的资源将指令分离为指令池。 然后，测试用例生成器使用一个或多个子测试用例，通过向每个子测试用例分配资源池来创建测试用例，识别与分配的测试用例对应的指令池，以及使用所述指令中包含的指令来构建每个子测试用例 游泳池。

公开(公告)号：US07739570B2

公开(公告)日：2010-06-15

申请号：US11779385

申请日：2007-07-18

申请人： Sandip Bag ,  Shubhodeep Roy Choudhury ,  Manoj Dusanapudi ,  Sunil Suresh Hatti ,  Shakti Kapoor ,  Rahul Sharad Moharil

发明人： Sandip Bag ,  Shubhodeep Roy Choudhury ,  Manoj Dusanapudi ,  Sunil Suresh Hatti ,  Shakti Kapoor ,  Rahul Sharad Moharil

IPC分类号： G01R31/28 ,  G06F11/00

CPC分类号： G06F11/261 ,  G06F11/263

摘要： A system and method to reduce verification time by sharing memory between multiple test patterns and performing results checking after each test pattern executes one time is presented. A test pattern generator generates multiple test pattern sets, each of which including multiple test patterns. Each test pattern set is executed by a corresponding thread/processor until each test pattern included in the test pattern set has executed at least once. After all test patterns have executed at least once, a test pattern executor performs a memory error detection check to determine whether the system is functioning correctly. Since the invention described herein waits until all test patterns have executed before performing a memory error detection check, less time is spent on memory error detection checks, which allows more time to execute test patterns.

摘要翻译： 提出了通过在多个测试模式之间共享存储器并且在每次测试模式执行一次之后执行结果检查来减少验证时间的系统和方法。 测试模式生成器生成多个测试模式集，每个测试模式集包含多个测试模式。 每个测试模式集由相应的线程/处理器执行，直到测试模式集中包含的每个测试模式至少执行一次。 在所有测试模式至少执行一次之后，测试模式执行器执行内存错误检测检查，以确定系统是否正常运行。 由于本文描述的发明等待直到所有测试模式在执行存储器错误检测检查之前已经执行，所以花费更少的时间用于存储器错误检测检查，这允许更多的时间来执行测试模式。

公开(公告)号：US07647539B2

公开(公告)日：2010-01-12

申请号：US11779395

申请日：2007-07-18

申请人： Vinod Bussa ,  Manoj Dusanapudi ,  Sunil Suresh Hatti ,  Shakti Kapoor ,  Rahul Sharad Moharil ,  Bhavani Shringari Nanjundiah

发明人： Vinod Bussa ,  Manoj Dusanapudi ,  Sunil Suresh Hatti ,  Shakti Kapoor ,  Rahul Sharad Moharil ,  Bhavani Shringari Nanjundiah

IPC分类号： G06F11/00

CPC分类号： G06F11/261 ,  G06F11/263

摘要： A system and method processor testing using test pattern re-execution is presented. A processor re-executes test patterns using different timing scenarios in order to reduce test pattern build time and increase system test coverage. The invention described herein varies initial states of a processor's memory (cache, TLB, SLB, etc.) that, in turn, varies the timing scenarios when re-executing test patterns. By re-executing the test patterns instead of rebuilding new test patterns, verification quality is improved since more time is available for execution, verification and validation. In addition, since the test patterns result in the same final state, the invention described herein also simplifies error checking.

摘要翻译： 介绍了使用测试模式重新执行的系统和方法处理器测试。 处理器使用不同的时序场景重新执行测试模式，以减少测试模式构建时间并提高系统测试覆盖率。 本文描述的本发明改变了当重新执行测试模式时处理器的存储器（高速缓存，TLB，SLB等）的初始状态，其进而改变了定时场景。 通过重新执行测试模式，而不是重建新的测试模式，验证质量得到改善，因为有更多的时间可用于执行，验证和验证。 此外，由于测试模式产生相同的最终状态，本文所述的发明也简化了错误检查。

公开(公告)号：US20090070570A1

公开(公告)日：2009-03-12

申请号：US11853208

申请日：2007-09-11

申请人： Shubhodeep Roy Choudhury ,  Manoj Dusanapudi ,  Sunil Suresh Hatti ,  Shakti Kapoor ,  Rahul Sharad Moharil

发明人： Shubhodeep Roy Choudhury ,  Manoj Dusanapudi ,  Sunil Suresh Hatti ,  Shakti Kapoor ,  Rahul Sharad Moharil

IPC分类号： G06F9/30 ,  G06F11/263

CPC分类号： G06F11/2236

摘要： A system and method for including independent instructions into a test case for intentionally provoking interrupts that may be used in conjunction with an instruction shuffling process is presented. A test case generator builds a test case that includes intentional interrupt instructions, which are constructed to intentionally provoke an interrupt, such as an instruction storage interrupt (ISI), a data storage interrupt (DSI), and alignment interrupt, and/or a program interrupt (PI). When a processor executes the test case and invokes an interrupt to an interrupt handler, the interrupt handler does not resolve the interrupt, but rather increments an instruction address register or a link register and resumes test case execution at an instruction subsequent to the instruction that caused the interrupt.

摘要翻译： 提出了一种用于将独立指令包含在测试用例中以有意引发可能与指令混洗过程结合使用的中断的系统和方法。 测试用例生成器构建测试用例，其包括有意中断指令，其被构造为有意地引起中断，例如指令存储中断（ISI），数据存储中断（DSI）和对齐中断和/或程序 中断（PI）。 当处理器执行测试用例并对中断处理程序调用中断时，中断处理程序不会解析中断，而是在指令之后的指令之后递增指令地址寄存器或链接寄存器并恢复测试用例执行 中断。

公开(公告)号：US20090024894A1

公开(公告)日：2009-01-22

申请号：US12172628

申请日：2008-07-14

申请人： Sampan Arora ,  Divya S. Anvekar ,  Manoj Dusanapudi ,  Sunil Suresh Hatti ,  Shakti Kapoor ,  Bhavani Shringari Nanjundiah

发明人： Sampan Arora ,  Divya S. Anvekar ,  Manoj Dusanapudi ,  Sunil Suresh Hatti ,  Shakti Kapoor ,  Bhavani Shringari Nanjundiah

IPC分类号： G01R31/28

CPC分类号： G01R31/31813 ,  G01R31/318371 ,  G06F11/263

摘要： During a test pattern build, a test pattern generator pseudo-randomly selects an address for a selected lwarx instruction and builds the lwarx instruction using the pseudo-random address into a test pattern. Subsequently, the test pattern generator builds a store instruction after the lwarx instruction using the pseudo-random address. The store instruction is adapted to store the pseudo-random address in a predetermined memory location. The test pattern generator also builds an interrupt service routine that services an interrupt associated with the interrupt request; checks the predetermined memory location; determines that the pseudo-random address is located in the predetermined memory location; and executes a subsequent lwarx instruction using the pseudo-random address.

摘要翻译： 在测试模式构建期间，测试模式生成器伪随机选择所选lwarx指令的地址，并使用伪随机地址将lwarx指令构建成测试模式。 随后，测试模式生成器在使用伪随机地址的lwarx指令之后建立存储指令。 存储指令适于将伪随机地址存储在预定存储器位置。 测试模式生成器还构建一个中断服务程序，用于服务与中断请求相关联的中断; 检查预定的存储位置; 确定所述伪随机地址位于所述预定存储器位置中; 并使用伪随机地址执行随后的lwarx指令。

公开(公告)号：US20090024876A1

公开(公告)日：2009-01-22

申请号：US11779378

申请日：2007-07-18

申请人： Sampan Arora ,  Shubhodeep Roy Choudhury ,  Manoj Dusanapudi ,  Sunil Suresh Hatti ,  Shakti Kapoor ,  Chakrapani Rayadurgam

发明人： Sampan Arora ,  Shubhodeep Roy Choudhury ,  Manoj Dusanapudi ,  Sunil Suresh Hatti ,  Shakti Kapoor ,  Chakrapani Rayadurgam

IPC分类号： G06F11/26

CPC分类号： G06F11/263 ,  G06F11/261

摘要： A system and method for verifying cache snoop logic and coherency between instruction cache and data cache using instruction stream “holes” that are created by branch instructions is presented. A test pattern generator includes instructions that load/store data into instruction stream holes. In turn, by executing the test pattern, a processor thread loads an L2 cache line into both instruction cache (icache) and data cache (dcache). The test pattern modifies the data in the dcache in response to a store instruction. In turn, the invention described herein identifies whether snoop logic detects the change and updates the icache's corresponding cache line accordingly.

摘要翻译： 提出了一种用于使用由分支指令创建的指令流“孔”来验证高速缓存监听逻辑和指令高速缓存与数据高速缓存之间的一致性的系统和方法。 测试模式生成器包括将数据加载/存储到指令流孔中的指令。 反过来，通过执行测试模式，处理器线程将L2高速缓存行加载到指令高速缓存（icache）和数据高速缓存（dcache）中。 测试模式根据存储指令修改dcache中的数据。 反过来，本文描述的发明识别窥探逻辑是否检测到改变并相应地更新icache的相应缓存行。

公开(公告)号：US06898734B2

公开(公告)日：2005-05-24

申请号：US10015229

申请日：2001-12-13

申请人： Shakti Kapoor ,  Prashanth Kumar Adamane

发明人： Shakti Kapoor ,  Prashanth Kumar Adamane

IPC分类号： G01R31/317 ,  G06F11/26 ,  G06F13/28

CPC分类号： G01R31/31715 ,  G06F13/28

摘要： The present invention provides a method, computer program product, input/output device, and computer system for stress testing the I/O subsystem of a computer system. An input/output device capable of engaging in repetitive direct memory access (DMA) transfers with pseudo-randomized transfer parameters is allowed to execute multiple DMA transfers with varying parameters. In this way, a single type of device may be used to simulate the effects of multiple types of devices. Multiple copies of the same I/O device may be used concurrently in a single computer system along with processor software to access the same portions of memory. In this way, false sharing, true sharing may be effected.

摘要翻译： 本发明提供了一种用于对计算机系统的I / O子系统进行压力测试的方法，计算机程序产品，输入/输出装置和计算机系统。 允许使用伪随机传输参数进行重复直接存储器访问（DMA）传输的输入/输出设备允许执行具有变化参数的多个DMA传输。 以这种方式，可以使用单一类型的设备来模拟多种类型的设备的效果。 可以在单个计算机系统中与处理器软件同时使用同一I / O设备的多个副本以访问存储器的相同部分。 以这种方式，虚假分享，真正的共享可能会实现。

公开(公告)号：US20140032966A1

公开(公告)日：2014-01-30

申请号：US13557238

申请日：2012-07-25

申请人： Manoj Dusanapudi ,  Wisam Kadry ,  Shakti Kapoor ,  Dimtry Krestyashyn ,  Shimon Landa ,  Amir Nahir ,  John Schumann ,  Gil (Eliezer) Shurek ,  Vitali Sokhin

发明人： Manoj Dusanapudi ,  Wisam Kadry ,  Shakti Kapoor ,  Dimtry Krestyashyn ,  Shimon Landa ,  Amir Nahir ,  John Schumann ,  Gil (Eliezer) Shurek ,  Vitali Sokhin

IPC分类号： G06F11/28

CPC分类号： G06F11/263

摘要： A method, apparatus and product for hardware verification using acceleration platform. The method comprising executing a first post-silicon testing program by a reference model, wherein during said executing the first post-silicon testing program one or more test-cases are generated; generating a second post-silicon testing program that is configured to execute the one or more test-cases; and executing the second post-silicon testing program on an acceleration platform.

摘要翻译： 一种使用加速平台进行硬件验证的方法，装置和产品。 所述方法包括通过参考模型执行第一后硅测试程序，其中在所述执行期间，所述第一硅后测试程序生成一个或多个测试用例; 生成被配置为执行所述一个或多个测试用例的第二后硅测试程序; 以及在加速平台上执行第二后硅测试程序。

公开(公告)号：US08185694B2

公开(公告)日：2012-05-22

申请号：US12179654

申请日：2008-07-25

申请人： Shakti Kapoor ,  Shiraz M. Zaman

发明人： Shakti Kapoor ,  Shiraz M. Zaman

IPC分类号： G06F12/08

CPC分类号： G11C29/52 ,  G06F12/0802

摘要： Testing real page number bits in a cache directory is provided. A specification of a cache to be tested is retrieved in order to test the real page number bits of the cache directory associated with the cache. A range within a real page number address of the cache directory is identified for performing page allocations using the specification of the cache. A random value x is generated that identifies a portion of the real page number bits to be tested. A first random value y is generated that identifies a first congruence class from a set of congruence classes within the portion of the cache to be tested. Responsive to the first congruence class failing to be allocated a predetermined number of times, one page size of memory for the first congruence class is allocated and a first allocation value is incremented by a value of 1.

摘要翻译： 提供了缓存目录中的实际页码位测试。 检索要测试的高速缓存的规范，以测试与高速缓存相关联的高速缓存目录的实际页号。 识别高速缓存目录的真实页码地址中的范围，以使用高速缓存的规范来执行页分配。 生成随机值x，其识别待测试的实际页码位的一部分。 生成第一随机值y，其从要测试的高速缓存的部分中的一组等同类标识第一同余类。 响应于第一同余类没有被分配预定次数，分配用于第一同余类的一页大小的存储器，并且第一分配值增加1的值。