公开(公告)号：US20060101315A1

公开(公告)日：2006-05-11

申请号：US10982111

申请日：2004-11-05

申请人： Sang Dhong ,  Hwa-Joon Oh ,  Silvia Mueller ,  Joel Silberman

发明人： Sang Dhong ,  Hwa-Joon Oh ,  Silvia Mueller ,  Joel Silberman

IPC分类号： G01R31/28

CPC分类号： G06F11/267 ,  G01R31/3008

摘要： An apparatus, a method and a computer program are provided to reduce leakage current in a processor. Traditionally, extra logic is employed to reduce leakage currents. However, reducing leakage current without sacrificing fine grain operations and speed can be difficult. Achieving such a goal can be accomplished by incorporating a multiplexer (mux) into the scan-in path of scan registers so that units or sub-units of the processor can be powered down individually. Additionally, the muxes are not incorporated into time paths, so speed can be preserved.

摘要翻译： 提供了一种装置，方法和计算机程序以减少处理器中的泄漏电流。 传统上，采用额外的逻辑来减少漏电流。 然而，减少漏电流而不牺牲精细的晶粒操作和速度可能是困难的。 可以通过将多路复用器（多路复用器）复用到扫描寄存器的扫描路径中来实现这一目标，从而可以单独关闭处理器的单元或子单元。 此外，多路复用器并不并入时间路径，因此可以保留速度。

公开(公告)号：US20070061553A1

公开(公告)日：2007-03-15

申请号：US11555513

申请日：2006-11-01

申请人： Sang Dhong ,  Hwa-Joon Oh ,  Brad Michael ,  Silvia Mueller ,  Kevin Tran

发明人： Sang Dhong ,  Hwa-Joon Oh ,  Brad Michael ,  Silvia Mueller ,  Kevin Tran

IPC分类号： G06F9/44

CPC分类号： G06F9/30014 ,  G06F9/30036

摘要： A disclosed byte execution unit receives byte instruction information and two operands, and performs an operation specified by the byte instruction information upon one or both of the operands, thereby producing a result. The byte instruction specifies either a count ones in bytes operation, an average bytes operation, an absolute differences of bytes operation, or a sum bytes into halfwords operation. In one embodiment, the byte execution unit includes multiple byte units. Each byte unit includes multiple population counters, two compressor units, adder input multiplexer logic, adder logic, and result multiplexer logic. A data processing system is described including a processor coupled to a memory system. The processor includes the byte execution unit. The memory system includes a byte instruction, wherein the byte instruction specifies either the count ones in bytes operation, the average bytes operation, the absolute differences of bytes operation, or the sum bytes into halfwords operation.

摘要翻译： 公开的字节执行单元接收字节指令信息和两个操作数，并且在一个或两个操作数上执行由字节指令信息指定的操作，从而产生结果。 字节指令指定以字节为单位的计数值，平均字节操作，字节操作的绝对差值，或字节字节到半字操作。 在一个实施例中，字节执行单元包括多个字节单元。 每个字节单元包括多个总体计数器，两个压缩器单元，加法器输入多路复用器逻辑，加法器逻辑和结果多路复用器逻辑。 描述了包括耦合到存储器系统的处理器的数据处理系统。 处理器包括字节执行单元。 存储器系统包括一个字节指令，其中字节指令指定字节操作中的计数值，平均字节操作，字节操作的绝对差值，或字节数字到半字操作。

公开(公告)号：US20060101107A1

公开(公告)日：2006-05-11

申请号：US10982110

申请日：2004-11-05

申请人： Sang Dhong ,  Harm Hofstee ,  Christian Jacobi ,  Silvia Mueller ,  Hwa-Joon Oh

发明人： Sang Dhong ,  Harm Hofstee ,  Christian Jacobi ,  Silvia Mueller ,  Hwa-Joon Oh

IPC分类号： G06F7/38

CPC分类号： G06F7/49947 ,  G06F7/483 ,  G06F7/49968 ,  G06F7/49973 ,  G06F7/49989 ,  G06F2207/3828

摘要： An apparatus for controlling rounding modes in a single instruction multiple data (SIMD) floating-point unit is disclosed. The SIMD floating-point unit includes a floating-point status-and-control register (FPSCR) having a first rounding mode bit field and a second rounding mode bit field. The SIMD floating-point unit also includes means for generating a first slice and a second slice. During a floating-point operation, the SIMD floating-point unit concurrently performs a first rounding operation on the first slice and a second rounding operation on the second slice according to a bit in the first rounding mode bit field and a bit in the second rounding mode bit field within the FPSCR, respectively.

摘要翻译： 公开了一种用于在单指令多数据（SIMD）浮点单元中控制舍入模式的装置。 SIMD浮点单元包括具有第一舍入模式位字段和第二舍入模式位字段的浮点状态和控制寄存器（FPSCR）。 SIMD浮点单元还包括用于生成第一切片和第二切片的装置。 在浮点运算期间，SIMD浮点单元根据第一舍入模式位字段中的位并且在第二舍入中的位同时对第一切片进行第一舍入运算，并对第二切片进行第二舍入运算 FPSCR中的模式位字段。

公开(公告)号：US20060026223A1

公开(公告)日：2006-02-02

申请号：US10902475

申请日：2004-07-29

申请人： Sang Dhong ,  Christian Jacobi ,  Silvia Mueller ,  Hiroo Nishikawa ,  Hwa-Joon Oh

发明人： Sang Dhong ,  Christian Jacobi ,  Silvia Mueller ,  Hiroo Nishikawa ,  Hwa-Joon Oh

IPC分类号： G06F7/00

CPC分类号： G06F5/012

摘要： The present invention provides for calculating a shift amount as a function of a plurality of numbers. At least one decoder and the at least one adder are coupled in parallel. A shifter is configured to compute a value in a plurality of shift stages, and wherein a bit group of the shift amount is employable to affect at least one of the plurality of shift stages, thereby decreasing processing time.

摘要翻译： 本发明提供了作为多个数字的函数的移位量的计算。 至少一个解码器和至少一个加法器并联耦合。 移位器被配置为计算多个移位级中的值，并且其中移位量的位组可用于影响多个移位级中的至少一个，从而减少处理时间。

公开(公告)号：US20050015576A1

公开(公告)日：2005-01-20

申请号：US10621908

申请日：2003-07-17

申请人： Sang Dhong ,  Hwa-Joon Oh ,  Brad Michael ,  Silvia Mueller ,  Kevin Tran

发明人： Sang Dhong ,  Hwa-Joon Oh ,  Brad Michael ,  Silvia Mueller ,  Kevin Tran

IPC分类号： G06F9/00 ,  G06F9/302

CPC分类号： G06F9/30014 ,  G06F9/30036

摘要： A disclosed byte execution unit receives byte instruction information and two operands, and performs an operation specified by the byte instruction information upon one or both of the operands, thereby producing a result. The byte instruction specifies either a count ones in bytes operation, an average bytes operation, an absolute differences of bytes operation, or a sum bytes into halfwords operation. In one embodiment, the byte execution unit includes multiple byte units. Each byte unit includes multiple population counters, two compressor units, adder input multiplexer logic, adder logic, and result multiplexer logic. A data processing system is described including a processor coupled to a memory system. The processor includes the byte execution unit. The memory system includes a byte instruction, wherein the byte instruction specifies either the count ones in bytes operation, the average bytes operation, the absolute differences of bytes operation, or the sum bytes into halfwords operation.

摘要翻译： 公开的字节执行单元接收字节指令信息和两个操作数，并且在一个或两个操作数上执行由字节指令信息指定的操作，从而产生结果。 字节指令指定以字节为单位的计数值，平均字节操作，字节操作的绝对差值，或字节字节到半字操作。 在一个实施例中，字节执行单元包括多个字节单元。 每个字节单元包括多个总体计数器，两个压缩器单元，加法器输入多路复用器逻辑，加法器逻辑和结果多路复用器逻辑。 描述了包括耦合到存储器系统的处理器的数据处理系统。 处理器包括字节执行单元。 存储器系统包括一个字节指令，其中字节指令指定字节操作中的计数值，平均字节操作，字节操作的绝对差值，或字节数字到半字操作。

公开(公告)号：US20060259745A1

公开(公告)日：2006-11-16

申请号：US11127848

申请日：2005-05-12

申请人： Sang Dhong ,  Gordon Fossum ,  Harm Hofstee ,  Brad Michael ,  Silvia Mueller ,  Hwa-Joon Oh

发明人： Sang Dhong ,  Gordon Fossum ,  Harm Hofstee ,  Brad Michael ,  Silvia Mueller ,  Hwa-Joon Oh

IPC分类号： G06F9/44

CPC分类号： G06F7/483 ,  G06F7/535 ,  G06F7/5443 ,  G06F7/5525 ,  G06F9/30014 ,  G06F2207/5356

摘要： A preferred embodiment of the present invention provides a method, computer program product, and processor design for supporting high-precision floating-point function estimates are split in two instructions each: a low precision table lookup instruction and a linear interpolation instruction. Estimates of different functions can be implemented using this scheme: A separate table-lookup instruction is provided for each different function, while only a single interpolation instruction is needed, since the single interpolation instruction can perform the interpolation step for any of the functions to be estimated. Thus, a preferred embodiment of the present invention incurs significantly less overhead than would specialized hardware, while still maintaining a uniform FPU latency, which allows for much simpler control logic.

摘要翻译： 本发明的优选实施例提供了一种用于支持高精度浮点函数估计的方法，计算机程序产品和处理器设计，其分为两个指令：低精度表查找指令和线性插值指令。 可以使用该方案来实现不同功能的估计：为每个不同的功能提供单独的表查找指令，而仅需要单个插补指令，因为单个内插指令可以执行任何功能的内插步骤 估计。 因此，与专用硬件相比，本发明的优选实施例显着减少开销，同时仍保持均匀的FPU等待时间，这允许更简单的控制逻辑。

公开(公告)号：US20060031272A1

公开(公告)日：2006-02-09

申请号：US10912480

申请日：2004-08-05

申请人： Sang Dhong ,  Hwa-Joon Oh ,  Silvia Mueller

发明人： Sang Dhong ,  Hwa-Joon Oh ,  Silvia Mueller

IPC分类号： G06F7/00

CPC分类号： G06F5/012 ,  G06F7/485

摘要： An apparatus, a method, and a computer program are provided for fully utilizing a double precision Floating Point (FP) alignment shifter. In conventional FP adders, and other FP computational units, double precision FP alignment shifters are utilized to perform both double and single precision alignment shifts. However, when a conventional double precision FP alignment shifter is utilized for a single precision calculation, half of the available capacity of the double precision FP alignment shifter is wasted. Therefore, to better utilize the capacity of double precision FP alignment shifter, a modified alignment shifter is utilized that can perform either an alignment shift for a double precision calculation or two simultaneous (or nearly simultaneous) alignment shifts for two single precision calculations.

摘要翻译： 提供了一种完全利用双精度浮点（FP）对准移位器的装置，方法和计算机程序。 在传统的FP加法器和其他FP计算单元中，双精度FP对准移位器被用于执行双精度和单精度对准移位。 然而，当将传统的双精度FP对准移位器用于单精度计算时，双精度FP对准移位器的可用容量的一半被浪费。 因此，为了更好地利用双精度FP对准移位器的容量，使用改进的对准移位器，其可以执行用于双精度计算的对准移位或用于两个单精度计算的两个同时（或几乎同时）的对准移位。

公开(公告)号：US20060012399A1

公开(公告)日：2006-01-19

申请号：US10891771

申请日：2004-07-15

申请人： Sang Dhong ,  Christian Jacobi ,  Hwa-Joon Oh ,  Silvia Mueller

发明人： Sang Dhong ,  Christian Jacobi ,  Hwa-Joon Oh ,  Silvia Mueller

IPC分类号： H03K19/094

CPC分类号： H03K17/223 ,  H03K17/005

摘要： A method, a computer program, and an apparatus are provided to protect transmission gates in a multiplexer (mux). Because transmission gates are much faster than the more convention AND-OR arrays, transmission gate usage in muxes are being used more often in high speed circuitry. However, transmission gate have a significant problem in that short circuit are possible for situations where there is not a one-hot select signal. Therefore, to eliminate the problem, logic gates are utilized specifically during Power-On Reset (POR) to force a one-hot selection to prevent any possible short circuits.

摘要翻译： 提供了一种方法，计算机程序和装置来保护复用器（多路复用器）中的传输门。 因为传输门比更常规的AND-OR阵列快得多，所以在高速电路中更频繁地使用多路复用器中的传输门使用。 然而，传输门具有显着的问题，即在没有单热选择信号的情况下短路是可能的。 因此，为了消除这个问题，在上电复位（POR）期间特别使用逻辑门来强制单热选择以防止任何可能的短路。

公开(公告)号：US20050131981A1

公开(公告)日：2005-06-16

申请号：US10733839

申请日：2003-12-11

申请人： Sang Dhong ,  Silvia Mueller ,  Hwa-Joon Oh

发明人： Sang Dhong ,  Silvia Mueller ,  Hwa-Joon Oh

IPC分类号： G06F7/42 ,  G06F7/483 ,  G06F7/544

CPC分类号： G06F7/483 ,  G06F7/5443

摘要： An apparatus and computer program product are provided for improving a high-speed adder for Floating-Point Units (FPU) in a given computer system. The improved adder utilizes a compound incrementer, a compound adder, a carry network, an adder control/selector, and series of multiplexers (muxes). The carry network performs the end-around-carry function simultaneously to and independent of other required functions optimizing the functioning of the adder. Also, the use of a minimum number of muxes is also utilized to reduce mux delays.

摘要翻译： 提供了一种用于在给定计算机系统中改进浮点单元（FPU）的高速加法器的装置和计算机程序产品。 改进的加法器利用复合增量器，复合加法器，进位网络，加法器控制/选择器和多路复用器（多路复用器）系列。 进位网络同时执行结束进位功能并且独立于优化加法器功能的其他所需功能。 此外，还使用最小数量的多路复用器来减少多路复用器延迟。

公开(公告)号：US20060101108A1

公开(公告)日：2006-05-11

申请号：US10982119

申请日：2004-11-05

申请人： Sang Dhong ,  Christian Jacobi ,  Silvia Mueller ,  Hwa-Joon Oh ,  Yonetaro Totsuka

发明人： Sang Dhong ,  Christian Jacobi ,  Silvia Mueller ,  Hwa-Joon Oh ,  Yonetaro Totsuka

IPC分类号： G06F7/50

CPC分类号： G06F7/49952 ,  G06F7/483

摘要： A method, an apparatus, and a computer program are provided to more efficiently generate a sticky bit in a Floating Point Design. Traditionally, separate ORing logic or OR trees were employed to compress the stick outputs of a normalization shifter into at least one sticky bit. However, this design has power consumption and area costs associated with it. To overcome these disadvantages, the OR trees of Leading Zero Counters (CLZs) are employed in conjunction with the Edge Vector logic of a Leading Sign Anticipator and an additional OR gate to determine the sticky bit.

摘要翻译： 提供了一种方法，装置和计算机程序，以在浮点设计中更有效地生成粘性位。 传统上，使用单独的ORing逻辑或OR树来将归一化移位器的棒输出压缩成至少一个粘性位。 但是，该设计具有与之相关的功耗和面积成本。 为了克服这些缺点，领先的零计数器（CLZ）的OR树结合领先标志预期者的边缘向量逻辑和附加的或门来确定粘滞位。