公开(公告)号：US20070043895A1

公开(公告)日：2007-02-22

申请号：US11204417

申请日：2005-08-16

申请人： Chad Adams ,  Toru Asano ,  Sang Dhong ,  Takaaki Nakazato ,  Joel Silberman ,  Osamu Takahashi

发明人： Chad Adams ,  Toru Asano ,  Sang Dhong ,  Takaaki Nakazato ,  Joel Silberman ,  Osamu Takahashi

IPC分类号： G06F12/06 ,  G06F1/00

CPC分类号： G06F1/3203 ,  G06F1/3237 ,  G06F1/3243 ,  G06F1/3275 ,  G11C8/08 ,  Y02D10/128 ,  Y02D10/14 ,  Y02D10/152

摘要： An apparatus, a method, and a computer program are provided to efficiently use a microprocessor array. Typically, microprocessor arrays can be divided into multiple subarrays. Also, in the conventional arrays, each of the subarrays were engaged when the microprocessor array is used. To alleviate the power consumed by the microprocessor arrays, row selection logic is employed to engage only specific rows of subarrays. Therefore, power consumed by unused subarrys is saved.

摘要翻译： 提供了一种装置，方法和计算机程序以有效地使用微处理器阵列。 通常，微处理器阵列可以分为多个子阵列。 此外，在常规阵列中，当使用微处理器阵列时，每个子阵列被接合。 为了减轻微处理器阵列消耗的功率，采用行选择逻辑仅与特定的子阵列相啮合。 因此，省去了未使用的亚军消耗的电力。

公开(公告)号：US20060101315A1

公开(公告)日：2006-05-11

申请号：US10982111

申请日：2004-11-05

申请人： Sang Dhong ,  Hwa-Joon Oh ,  Silvia Mueller ,  Joel Silberman

发明人： Sang Dhong ,  Hwa-Joon Oh ,  Silvia Mueller ,  Joel Silberman

IPC分类号： G01R31/28

CPC分类号： G06F11/267 ,  G01R31/3008

摘要： An apparatus, a method and a computer program are provided to reduce leakage current in a processor. Traditionally, extra logic is employed to reduce leakage currents. However, reducing leakage current without sacrificing fine grain operations and speed can be difficult. Achieving such a goal can be accomplished by incorporating a multiplexer (mux) into the scan-in path of scan registers so that units or sub-units of the processor can be powered down individually. Additionally, the muxes are not incorporated into time paths, so speed can be preserved.

摘要翻译： 提供了一种装置，方法和计算机程序以减少处理器中的泄漏电流。 传统上，采用额外的逻辑来减少漏电流。 然而，减少漏电流而不牺牲精细的晶粒操作和速度可能是困难的。 可以通过将多路复用器（多路复用器）复用到扫描寄存器的扫描路径中来实现这一目标，从而可以单独关闭处理器的单元或子单元。 此外，多路复用器并不并入时间路径，因此可以保留速度。

公开(公告)号：US20100146330A1

公开(公告)日：2010-06-10

申请号：US12330012

申请日：2008-12-08

申请人： Sang Dhong ,  Jin Cho ,  John Wuu ,  Gurupada Mandal

发明人： Sang Dhong ,  Jin Cho ,  John Wuu ,  Gurupada Mandal

IPC分类号： G06F11/20

CPC分类号： G06F11/1048 ,  G11C2029/0411

摘要： An error correction module is disclosed whereby two bit cells are used to store a bit of information in a redundant manner so that a redundant error correction module can correct a sporadic data error at one of the two bits.

摘要翻译： 公开了一种误差校正模块，其中两个比特单元用于以冗余的方式存储一位信息，使得冗余纠错模块可以校正两个比特之一的零星数据错误。

公开(公告)号：US20070061647A1

公开(公告)日：2007-03-15

申请号：US11552807

申请日：2006-10-25

申请人： Sang Dhong ,  Joel Silberman ,  Osamu Takahashi ,  James Warnock ,  Dieter Wendel

发明人： Sang Dhong ,  Joel Silberman ,  Osamu Takahashi ,  James Warnock ,  Dieter Wendel

IPC分类号： G01R31/28

CPC分类号： G06F1/3203 ,  G06F1/325

摘要： An apparatus, a method and a computer program product are provided for conserving energy during functional mode of a processor by disabling the scan chain. By inserting logic gating into the scan chain it is possible to disable the scan chain during the processor's functional mode. During functional mode the scan out port of the latch bit in a scan chain toggles, which leads to unnecessary energy consumption. By gating scan control signals and the scan out port of a latch bit, the scan chain segment between latch bits can be disconnected. Therefore, the scan control signals can disable the scan chain during functional mode.

摘要翻译： 提供了一种装置，方法和计算机程序产品，用于通过禁用扫描链来在处理器的功能模式期间节省能量。 通过将逻辑门控插入到扫描链中，可以在处理器的功能模式期间禁用扫描链。 在功能模式期间，扫描链中锁存位的扫描输出端口切换，这导致不必要的能量消耗。 通过门控扫描控制信号和锁存位的扫描输出端口，可以断开锁存位之间的扫描链段。 因此，扫描控制信号可以在功能模式下禁用扫描链。

公开(公告)号：US20070061553A1

公开(公告)日：2007-03-15

申请号：US11555513

申请日：2006-11-01

申请人： Sang Dhong ,  Hwa-Joon Oh ,  Brad Michael ,  Silvia Mueller ,  Kevin Tran

发明人： Sang Dhong ,  Hwa-Joon Oh ,  Brad Michael ,  Silvia Mueller ,  Kevin Tran

IPC分类号： G06F9/44

CPC分类号： G06F9/30014 ,  G06F9/30036

摘要： A disclosed byte execution unit receives byte instruction information and two operands, and performs an operation specified by the byte instruction information upon one or both of the operands, thereby producing a result. The byte instruction specifies either a count ones in bytes operation, an average bytes operation, an absolute differences of bytes operation, or a sum bytes into halfwords operation. In one embodiment, the byte execution unit includes multiple byte units. Each byte unit includes multiple population counters, two compressor units, adder input multiplexer logic, adder logic, and result multiplexer logic. A data processing system is described including a processor coupled to a memory system. The processor includes the byte execution unit. The memory system includes a byte instruction, wherein the byte instruction specifies either the count ones in bytes operation, the average bytes operation, the absolute differences of bytes operation, or the sum bytes into halfwords operation.

摘要翻译： 公开的字节执行单元接收字节指令信息和两个操作数，并且在一个或两个操作数上执行由字节指令信息指定的操作，从而产生结果。 字节指令指定以字节为单位的计数值，平均字节操作，字节操作的绝对差值，或字节字节到半字操作。 在一个实施例中，字节执行单元包括多个字节单元。 每个字节单元包括多个总体计数器，两个压缩器单元，加法器输入多路复用器逻辑，加法器逻辑和结果多路复用器逻辑。 描述了包括耦合到存储器系统的处理器的数据处理系统。 处理器包括字节执行单元。 存储器系统包括一个字节指令，其中字节指令指定字节操作中的计数值，平均字节操作，字节操作的绝对差值，或字节数字到半字操作。

公开(公告)号：US07046045B2

公开(公告)日：2006-05-16

申请号：US10852889

申请日：2004-05-25

申请人： Takaaki Nakazato ,  Toru Asano ,  Osamu Takahashi ,  Sang Dhong

发明人： Takaaki Nakazato ,  Toru Asano ,  Osamu Takahashi ,  Sang Dhong

IPC分类号： G01R19/00 ,  G11C7/00 ,  H03F3/45

CPC分类号： H03F3/45188

摘要： Systems and methods for decreasing the sensitivity of a sense amplifier to variations in the threshold voltages of the data line pull-down transistors by pre-charging the intermediate nodes of the sense amplifier to the voltages on the opposing bit lines when the sense amplifier is not enabled. In one embodiment, the intermediate nodes are coupled to the input bit lines through transistors that are switched on when the sense amplifier is not enabled and switched off when the sense amplifier is enabled. In one embodiment, the intermediate nodes are pre-charged to a predetermined voltage before being pre-charged to the voltages on the bit lines. In one embodiment, the bodies of the data line pull-down transistors may also be body-tied to the opposing intermediate nodes to increase current flow through these transistors, particularly on the side of the sense amplifier that will be pulled low when the sense amplifier is enabled.

摘要翻译： 当读出放大器不是时，将读出放大器的中间节点预充电到相对位线上的电压，从而降低读出放大器对数据线下拉晶体管阈值电压变化的灵敏度的系统和方法 启用 在一个实施例中，中间节点通过晶体管耦合到输入位线，晶体管在读出放大器未使能时被接通，当读出放大器被使能时，它们被关断。 在一个实施例中，中间节点在被预充电到位线上的电压之前被预充电到预定电压。 在一个实施例中，数据线下拉晶体管的主体也可以被机构连接到相对的中间节点，以增加通过这些晶体管的电流，特别是在读出放大器的一侧，当读出放大器 启用。

公开(公告)号：US20060101107A1

公开(公告)日：2006-05-11

申请号：US10982110

申请日：2004-11-05

申请人： Sang Dhong ,  Harm Hofstee ,  Christian Jacobi ,  Silvia Mueller ,  Hwa-Joon Oh

发明人： Sang Dhong ,  Harm Hofstee ,  Christian Jacobi ,  Silvia Mueller ,  Hwa-Joon Oh

IPC分类号： G06F7/38

CPC分类号： G06F7/49947 ,  G06F7/483 ,  G06F7/49968 ,  G06F7/49973 ,  G06F7/49989 ,  G06F2207/3828

摘要： An apparatus for controlling rounding modes in a single instruction multiple data (SIMD) floating-point unit is disclosed. The SIMD floating-point unit includes a floating-point status-and-control register (FPSCR) having a first rounding mode bit field and a second rounding mode bit field. The SIMD floating-point unit also includes means for generating a first slice and a second slice. During a floating-point operation, the SIMD floating-point unit concurrently performs a first rounding operation on the first slice and a second rounding operation on the second slice according to a bit in the first rounding mode bit field and a bit in the second rounding mode bit field within the FPSCR, respectively.

摘要翻译： 公开了一种用于在单指令多数据（SIMD）浮点单元中控制舍入模式的装置。 SIMD浮点单元包括具有第一舍入模式位字段和第二舍入模式位字段的浮点状态和控制寄存器（FPSCR）。 SIMD浮点单元还包括用于生成第一切片和第二切片的装置。 在浮点运算期间，SIMD浮点单元根据第一舍入模式位字段中的位并且在第二舍入中的位同时对第一切片进行第一舍入运算，并对第二切片进行第二舍入运算 FPSCR中的模式位字段。

公开(公告)号：US20060098520A1

公开(公告)日：2006-05-11

申请号：US10982109

申请日：2004-11-05

申请人： Toru Asano ,  Sang Dhong ,  Takaaki Nakazato ,  Osamu Takahashi

发明人： Toru Asano ,  Sang Dhong ,  Takaaki Nakazato ,  Osamu Takahashi

IPC分类号： G11C8/00 ,  G11C7/10

CPC分类号： G11C7/1039 ,  G11C8/08 ,  G11C8/10

摘要： A method, an apparatus, and a computer program are provided to reduce the number of required latches in a deep pipeline wordline (WL) decoder. Traditionally, a signal local clock buffer (LCB) has been responsible for providing a driving signal to a WL driver. However, with this configuration, a large number of latches are utilized. To reduce this latch usage, a number of LCBs are employed, such that one latch can enable an increased number of WLs. Hence, the overall area occupied by latches is reduced and power consumption is reduced.

摘要翻译： 提供了一种方法，装置和计算机程序以减少深流水线字线（WL）解码器中所需的锁存器的数量。 传统上，信号本地时钟缓冲器（LCB）已经负责向WL驱动器提供驱动信号。 然而，利用该配置，使用大量的锁存器。 为了减少该锁存器的使用，采用多个LCB，使得一个锁存器能够增加数量的WL。 因此，锁存器占用的总体面积减少，功耗降低。

公开(公告)号：US20060026223A1

公开(公告)日：2006-02-02

申请号：US10902475

申请日：2004-07-29

申请人： Sang Dhong ,  Christian Jacobi ,  Silvia Mueller ,  Hiroo Nishikawa ,  Hwa-Joon Oh

发明人： Sang Dhong ,  Christian Jacobi ,  Silvia Mueller ,  Hiroo Nishikawa ,  Hwa-Joon Oh

IPC分类号： G06F7/00

CPC分类号： G06F5/012

摘要： The present invention provides for calculating a shift amount as a function of a plurality of numbers. At least one decoder and the at least one adder are coupled in parallel. A shifter is configured to compute a value in a plurality of shift stages, and wherein a bit group of the shift amount is employable to affect at least one of the plurality of shift stages, thereby decreasing processing time.

摘要翻译： 本发明提供了作为多个数字的函数的移位量的计算。 至少一个解码器和至少一个加法器并联耦合。 移位器被配置为计算多个移位级中的值，并且其中移位量的位组可用于影响多个移位级中的至少一个，从而减少处理时间。

公开(公告)号：US20050278664A1

公开(公告)日：2005-12-15

申请号：US10855725

申请日：2004-05-27

申请人： Rajat Chaudhry ,  Sang Dhong ,  Stephen Posluszny ,  Daniel Stasiak

发明人： Rajat Chaudhry ,  Sang Dhong ,  Stephen Posluszny ,  Daniel Stasiak

IPC分类号： G06F9/45 ,  G06F17/50

CPC分类号： G06F17/5022

摘要： A method, an apparatus, and a computer program are provided for predicting power consumption for chip. The model for predicting power consumptions is modified so at to provide a high degree of accuracy with a minimal amount of computing time. Traditionally, when modeling a chip, a vast amount of time and computer resources were required to predict power consumption. Techniques required less time and less computer power, but the accuracy also decreased. However, by breaking down a chip into macros and developing energy rules for each macro, simple techniques can be employed to accurately predict power consumption under real world conditions with a minimal amount of time and computing power.

摘要翻译： 提供了一种用于预测芯片功耗的方法，装置和计算机程序。 修改用于预测功耗的模型，以便以最小的计算时间提供高精度。 传统上，当对芯片建模时，需要大量的时间和计算机资源来预测功耗。 技术需要更少的时间和更少的计算机功率，但精度也降低了。 然而，通过将芯片分解成宏并为每个宏开发能量规则，可以采用简单的技术来以最小的时间和计算能力精确地预测现实世界条件下的功耗。