公开(公告)号：US20080265301A1

公开(公告)日：2008-10-30

申请号：US11796582

申请日：2007-04-26

申请人： Shenqing Fang ,  Jihwan Choi ,  Calvin Gabriel ,  Fei Wang ,  Angela Hui ,  Alexander Nickel ,  Zubin Patel ,  Phillips Jones ,  Mark Chang ,  Minh-Van Ngo

发明人： Shenqing Fang ,  Jihwan Choi ,  Calvin Gabriel ,  Fei Wang ,  Angela Hui ,  Alexander Nickel ,  Zubin Patel ,  Phillips Jones ,  Mark Chang ,  Minh-Van Ngo

IPC分类号： H01L29/788 ,  H01L21/3205

CPC分类号： H01L21/28282 ,  H01L27/11568

摘要： A method for fabricating a memory device with a self-aligned trap layer which is optimized for scaling is disclosed. In the present invention, a non-conformal film is deposited over the charge trapping layer to form a thick film on top of the core source/drain region and a pinch off and a void or a narrow channel at the top of the STI trench. An etch is performed on the non-conformal film to open pinch-off or widen the narrow channel in the non-conformal. The trapping layer is then completely or partially etched between the core cells. The non-conformal film is removed. And a top oxide is formed. The top oxide converts the remaining trap layer to oxide if the trapping layer is partially etched and thus isolate the trap layer.

摘要翻译： 公开了一种用于制造具有自对准陷阱层的存储器件的方法，其被优化用于缩放。 在本发明中，在电荷俘获层上沉积非保形膜，以在芯源极/漏极区域的顶部形成厚膜，并在STI沟槽顶部形成夹断和空隙或窄通道。 在非保形膜上进行蚀刻以打开夹断或在非保形状态下加宽窄通道。 然后在核心单元之间完全或部分蚀刻捕获层。 去除非保形膜。 并形成顶部氧化物。 如果捕获层被部分蚀刻，则顶部氧化物将剩余的陷阱层转化为氧化物，并且因此隔离陷阱层。

公开(公告)号：US08035153B2

公开(公告)日：2011-10-11

申请号：US12788177

申请日：2010-05-26

申请人： Shenqing Fang ,  Jihwan Choi ,  Calvin Gabriel ,  Fei Wang ,  Angela Hui ,  Alexander Nickel ,  Zubin Patel ,  Phillip Jones ,  Mark Chang ,  Minh-Van Ngo

发明人： Shenqing Fang ,  Jihwan Choi ,  Calvin Gabriel ,  Fei Wang ,  Angela Hui ,  Alexander Nickel ,  Zubin Patel ,  Phillip Jones ,  Mark Chang ,  Minh-Van Ngo

IPC分类号： H01L29/788

CPC分类号： H01L21/28282 ,  H01L27/11568

摘要： A method for fabricating a memory device with a self-aligned trap layer which is optimized for scaling is disclosed. In the present invention, a non-conformal film is deposited over the charge trapping layer to form a thick film on top of the core source/drain region and a pinch off and a void or a narrow channel at the top of the STI trench. An etch is performed on the non-conformal film to open pinch-off or widen the narrow channel in the non-conformal. The trapping layer is then completely or partially etched between the core cells. The non-conformal film is removed. And a top oxide is formed. The top oxide converts the remaining trap layer to oxide if the trapping layer is partially etched and thus isolate the trap layer.

摘要翻译： 公开了一种用于制造具有自对准陷阱层的存储器件的方法，其被优化用于结垢。 在本发明中，在电荷俘获层上沉积非保形膜，以在芯源极/漏极区域的顶部形成厚膜，并在STI沟槽顶部形成夹断和空隙或窄通道。 在非保形膜上进行蚀刻以打开夹断或在非保形状态下加宽窄通道。 然后在核心单元之间完全或部分蚀刻捕获层。 去除非保形膜。 并形成顶部氧化物。 如果捕获层被部分蚀刻，则顶部氧化物将剩余的陷阱层转化为氧化物，并且因此隔离陷阱层。

公开(公告)号：US20100230743A1

公开(公告)日：2010-09-16

申请号：US12788177

申请日：2010-05-26

申请人： Shenqing Fang ,  Jihwan Choi ,  Calvin Gabriel ,  Fei Wang ,  Angela Hui ,  Alexander Nickel ,  Zubin Patel ,  Phillip Jones ,  Mark Chang ,  Minh-Van Ngo

发明人： Shenqing Fang ,  Jihwan Choi ,  Calvin Gabriel ,  Fei Wang ,  Angela Hui ,  Alexander Nickel ,  Zubin Patel ,  Phillip Jones ,  Mark Chang ,  Minh-Van Ngo

IPC分类号： H01L29/792

CPC分类号： H01L21/28282 ,  H01L27/11568

摘要： A method for fabricating a memory device with a self-aligned trap layer which is optimized for scaling is disclosed. In the present invention, a non-conformal film is deposited over the charge trapping layer to form a thick film on top of the core source/drain region and a pinch off and a void or a narrow channel at the top of the STI trench. An etch is performed on the non-conformal film to open pinch-off or widen the narrow channel in the non-conformal. The trapping layer is then completely or partially etched between the core cells. The non-conformal film is removed. And a top oxide is formed. The top oxide converts the remaining trap layer to oxide if the trapping layer is partially etched and thus isolate the trap layer.

摘要翻译： 公开了一种用于制造具有自对准陷阱层的存储器件的方法，其被优化用于缩放。 在本发明中，在电荷俘获层上沉积非保形膜，以在芯源极/漏极区域的顶部形成厚膜，并在STI沟槽顶部形成夹断和空隙或窄通道。 在非保形膜上进行蚀刻以打开夹断或在非保形状态下加宽窄通道。 然后在核心单元之间完全或部分蚀刻捕获层。 去除非保形膜。 并形成顶部氧化物。 如果捕获层被部分蚀刻，则顶部氧化物将剩余的陷阱层转化为氧化物，并且因此隔离陷阱层。

公开(公告)号：US07732276B2

公开(公告)日：2010-06-08

申请号：US11796582

申请日：2007-04-26

申请人： Shenqing Fang ,  Jihwan Choi ,  Calvin Gabriel ,  Fei Wang ,  Angela Hui ,  Alexander Nickel ,  Zubin Patel ,  Phillip Jones ,  Mark Chang ,  Minh-Van Ngo

发明人： Shenqing Fang ,  Jihwan Choi ,  Calvin Gabriel ,  Fei Wang ,  Angela Hui ,  Alexander Nickel ,  Zubin Patel ,  Phillip Jones ,  Mark Chang ,  Minh-Van Ngo

IPC分类号： H01L21/336

CPC分类号： H01L21/28282 ,  H01L27/11568

摘要： A method for fabricating a memory device with a self-aligned trap layer which is optimized for scaling is disclosed. In the present invention, a non-conformal film is deposited over the charge trapping layer to form a thick film on top of the core source/drain region and a pinch off and a void or a narrow channel at the top of the STI trench. An etch is performed on the non-conformal film to open pinch-off or widen the narrow channel in the non-conformal. The trapping layer is then completely or partially etched between the core cells. The non-conformal film is removed. And a top oxide is formed. The top oxide converts the remaining trap layer to oxide if the trapping layer is partially etched and thus isolate the trap layer.

摘要翻译： 公开了一种用于制造具有自对准陷阱层的存储器件的方法，其被优化用于缩放。 在本发明中，在电荷俘获层上沉积非保形膜，以在芯源极/漏极区域的顶部形成厚膜，并在STI沟槽顶部形成夹断和空隙或窄通道。 在非保形膜上进行蚀刻以打开夹断或在非保形状态下加宽窄通道。 然后在核心单元之间完全或部分蚀刻捕获层。 去除非保形膜。 并形成顶部氧化物。 如果捕获层被部分蚀刻，则顶部氧化物将剩余的陷阱层转化为氧化物，并且因此隔离陷阱层。

公开(公告)号：US09111985B1

公开(公告)日：2015-08-18

申请号：US11652785

申请日：2007-01-11

申请人： Alok Nandini Roy ,  Gulzar Kathawala ,  Zubin Patel ,  Hidehiko Shiraiwa

发明人： Alok Nandini Roy ,  Gulzar Kathawala ,  Zubin Patel ,  Hidehiko Shiraiwa

IPC分类号： H01L29/66 ,  H01L29/73 ,  H01L29/08

CPC分类号： H01L29/73 ,  H01L27/1022 ,  H01L29/0646 ,  H01L29/0804 ,  H01L29/41708 ,  H01L29/42304 ,  H01L29/6625 ,  H01L29/732

摘要： A shallow bipolar junction transistor comprising a high voltage n+ well implanted into a semiconductor substrate. The shallow bipolar junction transistor further comprises a bit line n+ implant (BNI) above the high voltage n+ well and an oxide nitride (ONO) layer above the high voltage n+ well. A portion of the ONO layer isolates the BNI from a shallow trench isolation (STI) region.

摘要翻译： 一种浅双极结型晶体管，其包括注入半导体衬底的高电压n +。 浅双极结晶体管还包括在高电压n +阱之上的位线n +注入（BNI）和高于电压n +阱的氧化物氮化物（ONO）层。 ONO层的一部分将BNI与浅沟槽隔离（STI）区域隔离。

公开(公告)号：US09041203B2

公开(公告)日：2015-05-26

申请号：US12249261

申请日：2008-10-10

申请人： Zubin Patel ,  Nian Yang ,  Fan Wan Lai ,  Alok Nandini Roy

发明人： Zubin Patel ,  Nian Yang ,  Fan Wan Lai ,  Alok Nandini Roy

IPC分类号： H01L23/38 ,  H01L23/522

CPC分类号： H01L23/5222 ,  H01L2924/0002 ,  H01L2924/00

摘要： A system and method for manufacturing a semiconductor device including multi-layer bitlines. The location of the bitlines in multiple layers provides for increased spacing and increased width thereby overcoming the limitations of the pitch dictated by the semiconductor fabrication process used. The bitlines locations in multiple layers thus allows the customization of the spacing and width according to the use of a semiconductor device.

摘要翻译： 一种用于制造包括多层位线的半导体器件的系统和方法。 位线在多层中的位置提供了增加的间隔和增加的宽度，从而克服了由所使用的半导体制造工艺所规定的间距的限制。 因此，根据半导体器件的使用，多层中的位线位置允许定制间隔和宽度。