公开(公告)号：US08499125B2

公开(公告)日：2013-07-30

申请号：US11790272

申请日：2007-04-24

申请人： Makoto Hataida ,  Toshikazu Ueki ,  Takaharu Ishizuka ,  Takashi Yamamoto ,  Yuka Hosokawa ,  Takeshi Owaki ,  Daisuke Itou

发明人： Makoto Hataida ,  Toshikazu Ueki ,  Takaharu Ishizuka ,  Takashi Yamamoto ,  Yuka Hosokawa ,  Takeshi Owaki ,  Daisuke Itou

IPC分类号： G06F12/00 ,  G06F13/00 ,  G06F13/28

CPC分类号： G06F12/0822 ,  G06F12/123

摘要： To prevent a decrease in performance of controlling a snoop tag. A queue is stored with REPLACE target WAY information and an index as an entry associated with a REPLACE request received from a processor, the index stored in the queue is compared with an index of a subsequent READ request, and, as a result of the comparison, a process based on the index-coincident READ request is executed with respect to the snoop tag corresponding to a content of a cache memory of the processor. Further, the REPLACE target WAY information of the READ request is replaced with the WAY information in the index-coincident entry within the queue.

摘要翻译： 以防止控制snoop标签的性能下降。 存储REPLACE目标WAY信息和索引作为与从处理器接收到的REPLACE请求相关联的条目的队列，将存储在队列中的索引与后续READ请求的索引进行比较，并且作为比较的结果 相对于与处理器的高速缓冲存储器的内容相对应的窥探标签，执行基于索引一致的READ请求的处理。 此外，READ请求的REPLACE目标WAY信息被队列中符合条件的条目中的WAY信息所替代。

公开(公告)号：US08065566B2

公开(公告)日：2011-11-22

申请号：US11785759

申请日：2007-04-19

申请人： Takashi Yamamoto ,  Takaharu Ishizuka ,  Toshikazu Ueki ,  Makoto Hataida ,  Yuka Hosokawa ,  Takeshi Owaki ,  Daisuke Itou

发明人： Takashi Yamamoto ,  Takaharu Ishizuka ,  Toshikazu Ueki ,  Makoto Hataida ,  Yuka Hosokawa ,  Takeshi Owaki ,  Daisuke Itou

IPC分类号： G06F11/10

CPC分类号： H04L1/004 ,  H04L1/0082 ,  H04L2001/0097

摘要： A control device managing a plurality of nodes transmitting and receiving data containing an error correcting code, comprises means accepting, when any one of the nodes detects an uncorrectable error from the data containing the error correcting code, a signal transmitted by the node detecting the error, means judging from a record of the detection of a first node, when accepting the signal from a second node receiving data transmitted by the first node, whether or not the first node has detected the uncorrectable error from the data transmitted to the second node, and means stopping, when the first node has detected the uncorrectable error from the data transmitted to the second node, a process attributed to the acceptance of the signal from the second node.

摘要翻译： 管理发送和接收包含纠错码的数据的多个节点的控制装置包括当任何一个节点从包含纠错码的数据中检测到不可校正的错误时，接收由检测到错误的节点发送的信号 从第一节点接收到的数据接收来自第二节点的信号，从第一节点的检测记录中判断第一节点是否从发送到第二节点的数据检测到不可校正的错误， 并且意味着当第一节点从发送到第二节点的数据中检测到不可校正的错误时，停止归因于来自第二节点的信号的接受的处理。

公开(公告)号：US07873789B2

公开(公告)日：2011-01-18

申请号：US11790266

申请日：2007-04-24

申请人： Takaharu Ishizuka ,  Toshikazu Ueki ,  Makoto Hataida ,  Takashi Yamamoto ,  Yuka Hosokawa ,  Takeshi Owaki ,  Daisuke Itou

发明人： Takaharu Ishizuka ,  Toshikazu Ueki ,  Makoto Hataida ,  Takashi Yamamoto ,  Yuka Hosokawa ,  Takeshi Owaki ,  Daisuke Itou

IPC分类号： G06F12/00 ,  G06F13/00 ,  G06F13/28

CPC分类号： G06F13/1642

摘要： In a system controller including a CPU-issued request queue having a circuit that processes plural requests having identical addresses not to be inputted to the CPU-issued request queue, a latest request other than a cache replace request is retained by an input-request retaining section. Consequently, even if an address of an issued request for cache replace request matches an address of a request retained by the CPU-issued request queue, the issued request for the cache replace request is not retried but is queued in the CPU-issued request queue when the address of the issued request for the cache replace request does not match the entire address retained by the input-request retaining section.

摘要翻译： 在包括CPU发出的请求队列的系统控制器中，具有处理具有相同地址的多个请求的电路不被输入到CPU发出的请求队列，除了高速缓存替换请求以外的最新请求被保留 部分。 因此，即使发出的请求高速缓存替换请求的地址与CPU发出的请求队列所保留的请求的地址相匹配，也不会重新发出对高速缓存替换请求的发出请求，而是在CPU发出的请求队列中排队 当发出的缓存替换请求的地址与输入请求保留部分保留的整个地址不匹配时。

公开(公告)号：US20080046656A1

公开(公告)日：2008-02-21

申请号：US11790265

申请日：2007-04-24

申请人： Takaharu Ishizuka ,  Toshikazu Ueki ,  Makoto Hataida ,  Takashi Yamamoto ,  Yuka Hosokawa ,  Takeshi Owaki ,  Daisuke Itou

发明人： Takaharu Ishizuka ,  Toshikazu Ueki ,  Makoto Hataida ,  Takashi Yamamoto ,  Yuka Hosokawa ,  Takeshi Owaki ,  Daisuke Itou

IPC分类号： G06F12/12 ,  G06F15/76

CPC分类号： G06F12/0833

摘要： A request issued by the CPU is output from the local arbiter by way of the CPU bus and the CPU-issued request queue. The cache replacement request loop-back circuit determines at the loop-back determination circuit whether the outputted request is a cache replacement request or not. A request other than a cache replacement request is output onto the local bus. A cache replacement request is output to the selector and sent to the request handling section when there is no valid request on the global bus.

摘要翻译： 通过CPU总线和CPU发出的请求队列，从本地仲裁器输出CPU发出的请求。 高速缓存替换请求环回电路在环回确定电路中确定输出的请求是否是高速缓存替换请求。 除了缓存替换请求之外的请求被输出到本地总线上。 当全局总线上没有有效请求时，高速缓存替换请求被输出到选择器并发送到请求处理部分。

公开(公告)号：US08078920B2

公开(公告)日：2011-12-13

申请号：US12554318

申请日：2009-09-04

申请人： Atsushi Morosawa ,  Takaharu Ishizuka ,  Toshikazu Ueki ,  Makoto Hataida ,  Yuka Hosokawa ,  Takeshi Owaki ,  Takashi Yamamoto ,  Daisuke Itou

发明人： Atsushi Morosawa ,  Takaharu Ishizuka ,  Toshikazu Ueki ,  Makoto Hataida ,  Yuka Hosokawa ,  Takeshi Owaki ,  Takashi Yamamoto ,  Daisuke Itou

IPC分类号： G06F11/00

CPC分类号： G06F11/1658 ,  G06F11/1641 ,  G06F11/165 ,  G06F11/1687

摘要： An information processing device having two processing units capable of operating in synchronization with each other, includes: a common unit capable of outputting an identical signal to the two processing units; detection units that are respectively provided for the processing units and each detects errors occurred in corresponding processing unit respectively; a comparison unit that compares outputs from the two processing units; and a control unit that controls signals from the processing units to the common unit, based on a detection result of the detection units and a comparison result of the comparison unit, and determines, if errors of an identical type are simultaneously detected by the detection units, that the errors are due to an error of the common unit.

摘要翻译： 具有能够彼此同步操作的两个处理单元的信息处理装置包括：能够向两个处理单元输出相同信号的公共单元; 分别提供给处理单元的检测单元，并分别检测相应处理单元中发生的错误; 比较来自两个处理单元的输出的比较单元; 以及控制单元，其基于检测单元的检测结果和比较单元的比较结果来控制从处理单元到公共单元的信号，并且如果检测单元同时检测到相同类型的错误，则确定 ，错误是由于公共单元的错误。

公开(公告)号：US07711899B2

公开(公告)日：2010-05-04

申请号：US11169858

申请日：2005-06-30

申请人： Takaharu Ishizuka ,  Daisuke Itou ,  Takashi Yamamoto

发明人： Takaharu Ishizuka ,  Daisuke Itou ,  Takashi Yamamoto

IPC分类号： G06F12/00 ,  G06F13/00 ,  G06F13/28

CPC分类号： G06F12/0822

摘要： An information processing device of a multiprocessor configuration that can increase significantly the processing capability of read requests. The information processing device comprises a plurality of processing units, a plurality of cache memories for storing temporarily the data read by the plurality of processing units from respective main memories in combination with tag information indicating the state of the data that will be stored, and a system controller for controlling the access of the plurality of processing units to the main memories. The system controller comprises a tag copy unit for holding a copy of the tag information that will be stored in the cache memory, a plurality of write cues for storing write requests, and a store buffer for storing the arbitration results relating to a plurality of write requests that will be stored in the plurality of write cues.

摘要翻译： 多处理器配置的信息处理设备可以显着增加读请求的处理能力。 信息处理装置包括多个处理单元，多个高速缓冲存储器，用于暂时存储来自各个主存储器的多个处理单元读取的数据与表示将被存储的数据的状态的标签信息，以及 系统控制器，用于控制多个处理单元对主存储器的访问。 系统控制器包括用于保存将被存储在高速缓冲存储器中的标签信息的副本的标签复制单元，用于存储写请求的多个写入提示，以及用于存储与多个写入有关的仲裁结果的存储缓冲器 将存储在多个写入提示中的请求。

公开(公告)号：US07694106B2

公开(公告)日：2010-04-06

申请号：US11785891

申请日：2007-04-20

申请人： Toshikazu Ueki ,  Takaharu Ishizuka ,  Makoto Hataida ,  Takashi Yamamoto ,  Yuka Hosokawa ,  Takeshi Owaki ,  Daisuke Itou

发明人： Toshikazu Ueki ,  Takaharu Ishizuka ,  Makoto Hataida ,  Takashi Yamamoto ,  Yuka Hosokawa ,  Takeshi Owaki ,  Daisuke Itou

IPC分类号： G06F9/00

CPC分类号： G06F12/0813 ,  G06F12/1072

摘要： A multiprocessor system includes a judging unit judging whether a read command inputted to a global address crossbar is a read command to a memory on an own system board, an executing unit speculatively executing, when the judging unit judges that the read command is a read command to the memory on the own system board, the read command before global access based on an address notified from the global address crossbar, a setting unit setting for queuing data read from the memory in a data queue provided on a CPU without queuing the data in a data queue provided on the memory, and an instructing unit instructing, based on notification from the global address crossbar, the data queue provided on the CPU to discard the data or transmit the data to the CPU.

摘要翻译： 多处理器系统包括判断单元，判断单元判断输入到全局地址交叉开关的读取命令是否是对自身系统板上的存储器的读取命令，当判断单元判断读取命令是读取命令时，执行单元推测执行 基于从全局地址交叉开关通知的地址，在全局访问之前的读取命令，在CPU上提供的数据队列中从存储器读取数据的设置单元设置，而不排队数据 设置在存储器上的数据队列，以及指示单元，根据来自全局地址交叉开关的通知指示CPU上提供的数据队列，丢弃数据或将数据发送到CPU。

公开(公告)号：US20080046694A1

公开(公告)日：2008-02-21

申请号：US11785891

申请日：2007-04-20

申请人： Toshikazu Ueki ,  Takaharu Ishizuka ,  Makoto Hataida ,  Takashi Yamamoto ,  Yuka Hosokawa ,  Takeshi Owaki ,  Daisuke Itou

发明人： Toshikazu Ueki ,  Takaharu Ishizuka ,  Makoto Hataida ,  Takashi Yamamoto ,  Yuka Hosokawa ,  Takeshi Owaki ,  Daisuke Itou

IPC分类号： G06F9/30

CPC分类号： G06F12/0813 ,  G06F12/1072

摘要： A multiprocessor system includes a judging unit judging whether a read command inputted to a global address crossbar is a read command to a memory on an own system board, an executing unit speculatively executing, when the judging unit judges that the read command is a read command to the memory on the own system board, the read command before global access based on an address notified from the global address crossbar, a setting unit setting for queuing data read from the memory in a data queue provided on a CPU without queuing the data in a data queue provided on the memory, and an instructing unit instructing, based on notification from the global address crossbar, the data queue provided on the CPU to discard the data or transmit the data to the CPU.

摘要翻译： 多处理器系统包括判断单元，判断单元判断输入到全局地址交叉开关的读取命令是否是对自身系统板上的存储器的读取命令，当判断单元判断读取命令是读取命令时，执行单元推测执行 基于从全局地址交叉开关通知的地址，在全局访问之前的读取命令，在CPU上提供的数据队列中从存储器读取数据的设置单元设置，而不排队数据 设置在存储器上的数据队列，以及指示单元，根据来自全局地址交叉开关的通知指示CPU上提供的数据队列，丢弃数据或将数据发送到CPU。

公开(公告)号：US20060212652A1

公开(公告)日：2006-09-21

申请号：US11169858

申请日：2005-06-30

申请人： Takaharu Ishizuka ,  Daisuke Itou ,  Takashi Yamamoto

发明人： Takaharu Ishizuka ,  Daisuke Itou ,  Takashi Yamamoto

IPC分类号： G06F12/00 ,  G06F13/28

CPC分类号： G06F12/0822

摘要： An information processing device of a multiprocessor configuration that can increase significantly the processing capability of read requests. The information processing device comprises a plurality of processing units, a plurality of cache memories for storing temporarily the data read by the plurality of processing units from respective main memories in combination with tag information indicating the state of the data that will be stored, and a system controller for controlling the access of the plurality of processing units to the main memories. The system controller comprises a tag copy unit for holding a copy of the tag information that will be stored in the cache memory, a plurality of write cues for storing write requests, and a store buffer for storing the arbitration results relating to a plurality of write requests that will be stored in the plurality of write cues.

摘要翻译： 多处理器配置的信息处理设备可以显着增加读请求的处理能力。 信息处理装置包括多个处理单元，多个高速缓存存储器，用于暂时存储来自各个主存储器的多个处理单元读取的数据与表示将被存储的数据的状态的标签信息，以及 系统控制器，用于控制多个处理单元对主存储器的访问。 系统控制器包括用于保存将被存储在高速缓冲存储器中的标签信息的副本的标签复制单元，用于存储写入请求的多个写入提示，以及用于存储与多个写入有关的仲裁结果的存储缓冲器 将存储在多个写入提示中的请求。

公开(公告)号：US20100191942A1

公开(公告)日：2010-07-29

申请号：US12659896

申请日：2010-03-24

申请人： Takeshi Owaki ,  Takaharu Ishizuka ,  Toshikazu Ueki ,  Makoto Hataida ,  Yuka Hosokawa ,  Atsushi Morosawa ,  Takashi Yamamoto ,  Daisuke Itou

发明人： Takeshi Owaki ,  Takaharu Ishizuka ,  Toshikazu Ueki ,  Makoto Hataida ,  Yuka Hosokawa ,  Atsushi Morosawa ,  Takashi Yamamoto ,  Daisuke Itou

IPC分类号： G06F9/30

CPC分类号： G06F11/1658 ,  G06F11/165 ,  G06F11/1679 ,  G06F2201/81

摘要： A northbridge, when detecting a synchronization break of a redundant CPU, stops the operation of an abnormal CPU bus where an error has occurred and the firmware in an FWH instructs the northbridge to inhibit an external instruction. In addition, the firmware save the inside information of a normal CPU connected to a normal CPU bus and cache data on a memory and the northbridge issues reset to all CPUs in the home system board. The firmware then restores the inside information of the CPU save on the memory to the all CPUs and instructs the northbridge to cancel the inhibition of the external instruction.

摘要翻译： 北桥在检测到冗余CPU的同步中断时，停止发生错误的异常CPU总线的运行，FWH中的固件指示北桥禁止外部指令。 此外，固件还保存连接到普通CPU总线的正常CPU的内部信息，并将存储器上的数据缓存，并将北桥问题重置到家庭系统板中的所有CPU。 然后，固件将CPU的内部信息恢复到所有CPU的存储器上，并指示北桥取消对外部指令的禁止。