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    Etching method for semiconductor element
    3.
    发明授权
    Etching method for semiconductor element 有权
    半导体元件蚀刻方法

    公开(公告)号：US07951707B2

    公开(公告)日：2011-05-31

    申请号：US11723597

    申请日：2007-03-21

    申请人： Tuung Luoh ,  Ling-Wuu Yang ,  Kuang-Chao Chen

    发明人： Tuung Luoh ,  Ling-Wuu Yang ,  Kuang-Chao Chen

    IPC分类号： H01L21/4763

    CPC分类号： H01L21/76802 ,  H01L21/31144

    摘要： An etching method for semiconductor element is provided. The etching method includes the following procedure. First, a to-be-etched substrate is provided. Then, a silicon-rich silicon oxide (SRO) layer is formed on the to-be-etched substrate. Afterwards, an anti-reflective layer is formed on the SRO layer. Then, a patterned photo resist layer is formed on the anti-reflective layer. Afterwards, the anti-reflective layer, the SRO layer and the to-be-etched substrate is etched so as to form an opening.

    摘要翻译： 提供了半导体元件的蚀刻方法。 蚀刻方法包括以下步骤。 首先，提供被蚀刻的基板。 然后，在被蚀刻的基板上形成富硅氧化物（SRO）层。 之后，在SRO层上形成抗反射层。 然后，在抗反射层上形成图案化的光致抗蚀剂层。 之后，对抗反射层，SRO层和被蚀刻基板进行蚀刻以形成开口。

    Fabrication method of electronic device
    4.
    发明授权
    Fabrication method of electronic device 有权
    电子设备制造方法

    公开(公告)号：US07938972B2

    公开(公告)日：2011-05-10

    申请号：US11976486

    申请日：2007-10-25

    申请人： Tuung Luoh ,  Ling-Wuu Yang ,  Kuang-Chao Chen

    发明人： Tuung Luoh ,  Ling-Wuu Yang ,  Kuang-Chao Chen

    IPC分类号： H01B13/00 ,  B44C1/22

    CPC分类号： H01L21/0337 ,  H01L21/0338

    摘要： A fabrication method of an electronic device is provided. First, a substrate is provided. Then, a patterned amorphous carbon (α-C) layer is formed on the substrate and exposes part of the substrate. Next, a first α-C layer covering the patterned α-C layer and part of the substrate is formed. Then, part of the substrate and part of the first α-C layer covering part of the substrate are removed, so as to form a patterned substrate and a second α-C layer.

    摘要翻译： 提供一种电子设备的制造方法。 首先，提供基板。 然后，在基板上形成图案化的无定形碳（α-C）层，并露出基板的一部分。 接下来，形成覆盖图案化的α-C层和基板的一部分的第一α-C层。 然后，去除衬底的一部分和覆盖衬底部分的第一α-C层的一部分，以形成图案化衬底和第二α-C层。

    Interconnection process
    5.
    发明申请
    Interconnection process 有权
    互连过程

    公开(公告)号：US20080299761A1

    公开(公告)日：2008-12-04

    申请号：US11806541

    申请日：2007-06-01

    申请人： Tuung Luoh ,  Ling-Wuu Yang ,  Chin-Ta Su ,  Ta-Hung Yang ,  Kuang-Chao Chen

    发明人： Tuung Luoh ,  Ling-Wuu Yang ,  Chin-Ta Su ,  Ta-Hung Yang ,  Kuang-Chao Chen

    IPC分类号： H01L21/4763

    CPC分类号： H01L21/76814 ,  H01L21/28518 ,  H01L21/76828

    摘要： An interconnection process is provided. The process includes the following steps. Firstly, a semiconductor base having at least a electrical conductive region is provided. Next, a dielectric layer with a contact hole is formed to cover the semiconductor base, wherein the contact hole exposes part of the electrical conductive region. Then, a thermal process is performed on the semiconductor base covered with the dielectric layer. Lastly, a conductive layer is formed on the dielectric layer, wherein the conductive layer is electrically connected to the electrical conductive region through the contact hole.

    摘要翻译： 提供互连过程。 该过程包括以下步骤。 首先，设置至少具有导电区域的半导体基板。 接下来，形成具有接触孔的电介质层以覆盖半导体基底，其中接触孔暴露部分导电区域。 然后，对覆盖有电介质层的半导体基板进行热处理。 最后，在电介质层上形成导电层，其中导电层通过接触孔与导电区电连接。

    Method for forming self-aligned contacts and local interconnects simultaneously
    6.
    发明申请
    Method for forming self-aligned contacts and local interconnects simultaneously 有权
    同时形成自对准触点和局部互连的方法

    公开(公告)号：US20070235798A1

    公开(公告)日：2007-10-11

    申请号：US11399770

    申请日：2006-04-07

    申请人： Tuung Luoh ,  Ling-Wuu Yang ,  Kuang-Chao Chen

    发明人： Tuung Luoh ,  Ling-Wuu Yang ,  Kuang-Chao Chen

    IPC分类号： H01L29/788

    CPC分类号： H01L27/11521 ,  H01L21/76895 ,  H01L21/76897 ,  H01L27/115

    摘要： The present invention relates generally to semiconductors, and more specifically to semiconductor memory device structures and an improved fabrication process for making the same. The improved fabrication process allows the self-aligned contacts and local interconnects to the processed simultaneously. The process allows the minimal distance requirement between the self-aligned contacts and the local interconnects to be widened, which makes the patterning of self-aligned contacts and local interconnects easier. The widened minimal distance requirement also allows further memory cell shrinkage. The improved structures of self-aligned contacts and local interconnects also have excellent isolation characteristic.

    摘要翻译： 本发明一般涉及半导体，更具体地涉及半导体存储器件结构和改进的制造方法。 改进的制造工艺允许自对准触点和局部互连同时处理。 该过程允许自对准触点和局部互连之间的最小距离要求加宽，这使得自对准触点和局部互连的图案化变得更容易。 扩大的最小距离要求也允许进一步的记忆体细胞收缩。 自对准触点和局部互连的改进结构也具有优异的隔离特性。

    METHOD FOR FORMING SELF-ALIGNED CONTACTS AND LOCAL INTERCONNECTS SIMULTANEOUSLY
    7.
    发明申请
    METHOD FOR FORMING SELF-ALIGNED CONTACTS AND LOCAL INTERCONNECTS SIMULTANEOUSLY 有权
    同时形成自对准联系人和本地互连的方法

    公开(公告)号：US20090114973A1

    公开(公告)日：2009-05-07

    申请号：US12113855

    申请日：2008-05-01

    申请人： Tuung Luoh ,  Ling-Wuu Yang ,  Kuang-Chao Chen

    发明人： Tuung Luoh ,  Ling-Wuu Yang ,  Kuang-Chao Chen

    IPC分类号： H01L29/788 ,  H01L23/52

    CPC分类号： H01L27/11521 ,  H01L21/76895 ,  H01L21/76897 ,  H01L27/115

    摘要： The present invention relates generally to semiconductors, and more specifically to semiconductor memory device structures and an improved fabrication process for making the same. The improved fabrication process allows the self-aligned contacts and local interconnects to the processed simultaneously. The process allows the minimal distance requirement between the self-aligned contacts and the local interconnects to be widened, which makes the patterning of self-aligned contacts and local interconnects easier. The widened minimal distance requirement also allows further memory cell shrinkage. The improved structures of self-aligned contacts and local interconnects also have excellent isolation characteristic.

    摘要翻译： 本发明一般涉及半导体，更具体地涉及半导体存储器件结构和改进的制造方法。 改进的制造工艺允许自对准触点和局部互连同时处理。 该过程允许自对准触点和局部互连之间的最小距离要求加宽，这使得自对准触点和局部互连的图案化变得更容易。 扩大的最小距离要求也允许进一步的记忆体细胞收缩。 自对准触点和局部互连的改进结构也具有优异的隔离特性。

    Metallization process
    8.
    发明申请
    Metallization process 审中-公开
    金属化过程

    公开(公告)号：US20090081859A1

    公开(公告)日：2009-03-26

    申请号：US11902228

    申请日：2007-09-20

    申请人： Tuung Luoh ,  Ling-Wuu Yang ,  Chin-Ta Su ,  Ta-Hung Yang ,  Kuang-Chao Chen

    发明人： Tuung Luoh ,  Ling-Wuu Yang ,  Chin-Ta Su ,  Ta-Hung Yang ,  Kuang-Chao Chen

    IPC分类号： H01L21/425

    CPC分类号： H01L21/26506 ,  H01L21/2658 ,  H01L21/28518 ,  H01L29/665 ,  H01L29/7833

    摘要： A metallization process is provided. The metallization process comprises the following steps. First, a semiconductor base having at least a silicon-containing conductive region is provided. Afterwards, nitrogen ions are implanted into the silicon-containing conductive region. Next, a first thermal process is performed on the semiconductor base for repairing the surface of the semiconductor base. Then, a metal layer is formed on the surface of the semiconductor base and the metal layer covers the silicon-containing conductive region. Lastly, a second thermal process is performed on the semiconductor base covered with the metal layer so as to form a metal silicide layer on the silicon-containing conductive region.

    摘要翻译： 提供金属化工艺。 金属化处理包括以下步骤。 首先，提供至少具有含硅导电区域的半导体基底。 之后，将氮离子注入含硅导电区域。 接下来，对半导体基板进行第一热处理，以修复半导体基底的表面。 然后，在半导体基底的表面上形成金属层，并且金属层覆盖含硅导电区域。 最后，在覆盖有金属层的半导体基底上进行第二热处理，以在含硅导电区域上形成金属硅化物层。

    Cleaning method for use in semiconductor device fabrication
    9.
    发明授权
    Cleaning method for use in semiconductor device fabrication 有权
    用于半导体器件制造的清洁方法

    公开(公告)号：US07629265B2

    公开(公告)日：2009-12-08

    申请号：US11352547

    申请日：2006-02-13

    申请人： Chia-Wei Wu ,  Tuung Luoh ,  Ling-Wuu Yang ,  Kuang-Chao Chen

    发明人： Chia-Wei Wu ,  Tuung Luoh ,  Ling-Wuu Yang ,  Kuang-Chao Chen

    IPC分类号： H01L21/301 ,  H01L21/461

    CPC分类号： H01L21/7684 ,  H01L21/02074

    摘要： A novel cleaning method for preventing defects and particles resulting from post tungsten etch back or tungsten chemical mechanical polish is provided. The cleaning method comprises providing a stack structure of a semiconductor device including a tungsten plug in a dielectric layer. The tungsten plug has a top excess portion. A surface of the stack structure is then contacted with a cleaning solution comprising hydrogen peroxide. Next, the surface of the stack structure is contacted with dilute hydrofluoric acid. The cleaning solution and hydrofluoric acid are capable of removing the top excess portion and particles on the surface of the stack structure.

    摘要翻译： 提供了用于防止由钨后蚀刻或钨化学机械抛光引起的缺陷和颗粒的新型清洁方法。 该清洁方法包括在电介质层中提供包括钨塞的半导体器件的堆叠结构。 钨插头具有顶部多余部分。 然后将堆叠结构的表面与包含过氧化氢的清洁溶液接触。 接下来，将堆叠结构的表面与稀氢氟酸接触。 清洁溶液和氢氟酸能够除去顶部过剩部分和堆叠结构表面上的颗粒。

    Etching method for semiconductor element
    10.
    发明申请
    Etching method for semiconductor element 有权
    半导体元件蚀刻方法

    公开(公告)号：US20080233735A1

    公开(公告)日：2008-09-25

    申请号：US11723597

    申请日：2007-03-21

    申请人： Tuung Luoh ,  Ling-Wuu Yang ,  Kuang-Chao Chen

    发明人： Tuung Luoh ,  Ling-Wuu Yang ,  Kuang-Chao Chen

    IPC分类号： H01L21/44 ,  H01L21/4763

    CPC分类号： H01L21/76802 ,  H01L21/31144

    摘要： An etching method for semiconductor element is provided. The etching method includes the following procedure. First, a to-be-etched substrate is provided. Then, a silicon-rich silicon oxide (SRO) layer is formed on the to-be-etched substrate. Afterwards, an anti-reflective layer is formed on the SRO layer. Then, a patterned photo resist layer is formed on the anti-reflective layer. Afterwards, the anti-reflective layer, the SRO layer and the to-be-etched substrate is etched so as to form an opening.

    摘要翻译： 提供了半导体元件的蚀刻方法。 蚀刻方法包括以下步骤。 首先，提供被蚀刻的基板。 然后，在被蚀刻的衬底上形成富硅氧化物（SRO）层。 之后，在SRO层上形成抗反射层。 然后，在抗反射层上形成图案化的光致抗蚀剂层。 之后，对抗反射层，SRO层和被蚀刻基板进行蚀刻以形成开口。