公开(公告)号：US5278458A

公开(公告)日：1994-01-11

申请号：US807545

申请日：1991-12-13

申请人： Wayland B. Holland ,  Gary L. Howe ,  John F. Schreck

发明人： Wayland B. Holland ,  Gary L. Howe ,  John F. Schreck

IPC分类号： H03K3/3565 ,  H03K17/30 ,  H05K3/01 ,  H05K5/153

CPC分类号： H03K17/302 ,  H03K3/3565

摘要： One aspect of the present invention includes a circuit for detecting when an input voltage exceeds a predetermined threshold. The circuit for detecting includes an input for receiving the input voltage. Further, the circuit includes a plurality of switching devices, wherein each of the switching devices comprises a first and second terminal for defining a variable conductive path, and a third terminal for receiving a signal to control said variable conductive path. The plurality of switching devices includes three switching devices. The first switching device has a first terminal coupled to the input and a second terminal coupled to a first node. The second switching device has a first terminal coupled to the first node and a second terminal coupled to a second node. Finally, the third switching device has a first terminal coupled to the second node. Each of the first, second and third switching devices are of like conductivity type, and the second node provides a first voltage if the input voltage is below the predetermined threshold and provides a second voltage if the input voltage is above the predetermined threshold.

摘要翻译： 本发明的一个方面包括用于检测输入电压何时超过预定阈值的电路。 用于检测的电路包括用于接收输入电压的输入端。 此外，电路包括多个开关装置，其中每个开关装置包括用于限定可变导电路径的第一和第二端子，以及用于接收控制所述可变导电路径的信号的第三端子。 多个开关装置包括三个开关装置。 第一开关装置具有耦合到输入的第一端子和耦合到第一节点的第二端子。 第二交换设备具有耦合到第一节点的第一终端和耦合到第二节点的第二终端。 最后，第三交换设备具有耦合到第二节点的第一终端。 第一，第二和第三开关装置中的每一个具有类似导电类型，如果输入电压低于预定阈值，则第二节点提供第一电压，并且如果输入电压高于预定阈值则提供第二电压。

公开(公告)号：US5594258A

公开(公告)日：1997-01-14

申请号：US382811

申请日：1995-02-03

申请人： Catherine M. Huber ,  Debra J. Dolby ,  Wayland B. Holland

发明人： Catherine M. Huber ,  Debra J. Dolby ,  Wayland B. Holland

IPC分类号： H01L21/66 ,  H01L23/544 ,  H01L23/58

CPC分类号： H01L22/24 ,  H01L22/34 ,  H01L23/544 ,  H01L2223/5442 ,  H01L2223/54453 ,  H01L2924/0002

摘要： A semiconductor device and method of making same which includes a semiconductor substrate having a moat region with an ion implant in the moat region and a window in the substrate spaced from the moat region, electrically decoupled therefrom and having an ion implant therein in the form of a predetermined pattern. The moat region can contain one or more active and/or passive components therein. The method of fabrication comprises providing a semiconductor wafer, forming a moat region and an associated window region on the wafer, forming at least portions of electrical devices in the moat region by implanting ions therein, forming a predetermined non-electrical component pattern in the window by implanting ions in the window concurrently with the implanting of ions in the moat and completing fabrication of at least one electrical component in the moat region. Implants are verified by the above described device and selectively etching the window with an etchant selective to one of the substrate with ion implant therein and the substrate without ion implant therein to provide the pattern at a different level from the remainder of the window. The pattern is a non-electrical component pattern and the etchant is preferably selective to the portion of the window with ion implant to cause the pattern to lie below the portion of the window without ion implant.

摘要翻译： 一种半导体器件及其制造方法，其包括半导体衬底，该半导体衬底具有在护环区域中具有离子注入的护环区域和与护环区域间隔开的衬底中的窗口，并与其隔离并且以其形式存在离子注入 预定图案。 护城河区域可以包含其中的一个或多个主动和/或无源部件。 制造方法包括提供半导体晶片，在晶片上形成护环区域和相关窗口区域，通过在其中注入离子形成护环区域中的电气设备的至少部分，在窗口中形成预定的非电气元件图案 通过将离子注入到窗口中并与护环中的离子注入同时完成，并完成护城河区域中的至少一个电气部件的制造。 通过上述装置验证植入物，并用其中具有离子注入的衬底中的一个衬底选择性蚀刻窗口，并且在其中没有离子注入的衬底以提供与窗口的其余部分不同的水平的图案。 该图案是非电子部件图案，并且蚀刻剂优选地对于具有离子注入的窗口部分是选择性的，以使得图案位于窗口的部分下方，而不需要离子注入。

公开(公告)号：US5403753A

公开(公告)日：1995-04-04

申请号：US92043

申请日：1993-07-15

申请人： Catherine M. Huber ,  Debra J. Dolby ,  Wayland B. Holland

发明人： Catherine M. Huber ,  Debra J. Dolby ,  Wayland B. Holland

IPC分类号： H01L21/66 ,  H01L23/544 ,  G01R31/26

CPC分类号： H01L22/24 ,  H01L22/34 ,  H01L23/544 ,  H01L2223/5442 ,  H01L2223/54453 ,  H01L2924/0002

摘要： A semiconductor device and method of making same which includes a semiconductor substrate having a moat region with an ion implant in the moat region and a window in the substrate spaced from the moat region, electrically decoupled therefrom and having an ion implant therein in the form of a predetermined pattern. The moat region can contain one or more active and/or passive components therein. The method of fabrication comprises providing a semiconductor wafer, forming a moat region and an associated window region on the wafer, forming at least portions of electrical devices in the moat region by implanting ions therein, forming a predetermined non-electrical component pattern in the window by implanting ions in the window concurrently with the implanting of ions in the moat and completing fabrication of at least one electrical component in the moat region. Implants are verified by the above described device and selectively etching the window with an etchant selective to one of the substrate with ion implant therein and the substrate without ion implant therein to provide the pattern at a different level from the remainder of the window. The pattern is a non-electrical component pattern and the etchant is preferably selective to the portion of the window with ion implant to cause the pattern to lie below the portion of the window without ion implant.

摘要翻译： 一种半导体器件及其制造方法，其包括半导体衬底，该半导体衬底具有在护环区域中具有离子注入的护环区域和与护环区域间隔开的衬底中的窗口，并与其隔离并且以其形式存在离子注入 预定图案。 护城河区域可以包含其中的一个或多个主动和/或无源部件。 制造方法包括提供半导体晶片，在晶片上形成护环区域和相关窗口区域，通过在其中注入离子形成护环区域中的电气设备的至少部分，在窗口中形成预定的非电气元件图案 通过将离子注入到窗口中并与护环中的离子注入同时完成，并完成护城河区域中的至少一个电气部件的制造。 通过上述装置验证植入物，并用其中具有离子注入的衬底中的一个衬底选择性蚀刻窗口，并且在其中没有离子注入的衬底以提供与窗口的其余部分不同的水平的图案。 该图案是非电子部件图案，并且蚀刻剂优选地对于具有离子注入的窗口部分是选择性的，以使得图案位于窗口的部分下方，而不需要离子注入。

公开(公告)号：US5705404A

公开(公告)日：1998-01-06

申请号：US712654

申请日：1996-09-13

申请人： Catherine M. Huber ,  Debra J. Dolby ,  Wayland B. Holland

发明人： Catherine M. Huber ,  Debra J. Dolby ,  Wayland B. Holland

IPC分类号： H01L21/66 ,  H01L23/544 ,  H01L21/265 ,  G01R31/26

CPC分类号： H01L22/24 ,  H01L22/34 ,  H01L23/544 ,  H01L2223/5442 ,  H01L2223/54453 ,  H01L2924/0002

摘要： A semiconductor device and method of making same which includes a semiconductor substrate having a moat region with an ion implant in the moat region and a window in the substrate spaced from the moat region, electrically decoupled therefrom and having an ion implant therein in the form of a predetermined pattern. The moat region can contain one or more active and/or passive components therein. The method of fabrication comprises providing a semiconductor wafer, forming a moat region and an associated window region on the wafer, forming at least portions of electrical devices in the moat region by implanting ions therein, forming a predetermined non-electrical component pattern in the window by implanting ions in the window concurrently with the implanting of ions in the moat and completing fabrication of at least one electrical component in the moat region. Implants are verified by the above described device and selectively etching the window with an etchant selective to one of the substrate with ion implant therein and the substrate without ion implant therein to provide the pattern at a different level from the remainder of the window. The pattern is a non-electrical component pattern and the etchant is preferably selective to the portion of the window with ion implant to cause the pattern to lie below the portion of the window without ion implant.

摘要翻译： 一种半导体器件及其制造方法，其包括半导体衬底，该半导体衬底具有在护环区域中具有离子注入的护环区域和与护环区域间隔开的衬底中的窗口，并与其隔离并且以其形式存在离子注入 预定图案。 护城河区域可以包含其中的一个或多个主动和/或无源部件。 制造方法包括提供半导体晶片，在晶片上形成护环区域和相关窗口区域，通过在其中注入离子形成护环区域中的电气设备的至少部分，在窗口中形成预定的非电气元件图案 通过将离子注入到窗口中并与护环中的离子注入同时完成，并完成护城河区域中的至少一个电气部件的制造。 通过上述装置验证植入物，并用其中具有离子注入的衬底中的一个衬底选择性蚀刻窗口，并且在其中没有离子注入的衬底以提供与窗口的其余部分不同的水平的图案。 该图案是非电子部件图案，并且蚀刻剂优选地对于具有离子注入的窗口部分是选择性的，以使得图案位于窗口的部分下方，而不需要离子注入。

公开(公告)号：US5467306A

公开(公告)日：1995-11-14

申请号：US85427

申请日：1993-10-04

申请人： Cetin Kaya ,  Wayland B. Holland ,  Rabah Mezenner

发明人： Cetin Kaya ,  Wayland B. Holland ,  Rabah Mezenner

IPC分类号： G11C17/00 ,  G11C16/04 ,  G11C16/12 ,  G11C16/00

CPC分类号： G11C16/12

摘要： The method of this invention allows use of a smaller wordline voltage Vp1 during programming. In addition, the method results in a relatively narrow distribution of threshold voltages Vt when used to flash program an array of memory cells (10). The method of this invention increases compaction gate-current efficiency by reverse biasing the source (11)/substrate (23) junction of the cell being programmed. The reverse biasing is accomplished, for example, by applying a bias voltage to the source (11 ) or by placing a diode (27), a resistor (29) or other impedance in series with the source (11). The reverse biasing limits the source current (Is) of cell being programmed and of the entire array during flash-programming compaction.

摘要翻译： 本发明的方法允许在编程期间使用较小的字线电压Vp1。 此外，当用于闪存编程存储器单元阵列（10）时，该方法导致阈值电压Vt的相对较窄的分布。 本发明的方法通过反向偏置正被编程的单元的源极（11）/衬底（23）结，增加了压电栅极电流效率。 反向偏置是通过例如通过向源极（11）施加偏置电压或者通过放置与源极（11）串联的二极管（27），电阻器（29）或其它阻抗来实现的。 反向偏置在闪存编程压缩期间限制正在编程的单元的源电流（Is）和整个阵列的源电流（Is）。

公开(公告)号：US5428578A

公开(公告)日：1995-06-27

申请号：US106095

申请日：1993-08-12

申请人： Cetin Kaya ,  Wayland B. Holland ,  Rabah Mezenner

发明人： Cetin Kaya ,  Wayland B. Holland ,  Rabah Mezenner

IPC分类号： G11C17/00 ,  G11C16/02 ,  G11C16/04 ,  G11C16/16

CPC分类号： G11C16/16

摘要： The erasing method of this invention results in a relatively narrow distribution of threshold voltages when used to flash erase a group of floating-gate-type memory cells (10). Each cell includes a control gate (14), a source (11 ) and a drain (12). The method comprises connecting the control gates (14) to a control-gate voltage (Vg), connecting the sources (11 ) to a source voltage (Vs) having a higher potential than the, control-gate voltage (Vg) and connecting the drains (12) to a drain subcircuit (DS) having, in at least one embodiment, a potential (Vd) between the control-gate voltage (Vg) and the source voltage (Vs), the drain subcircuit (DS) having a sufficiently low impedance to allow current flow between the sources (11) and drains (12) at a time during the erasing operation. The drain subcircuit (DS) allows for optimum threshold voltage distribution and a part of the drain potential (Vd) may be fed back to arrest the erase process at an optimum point.

摘要翻译： 本发明的擦除方法导致当用于闪存一组浮栅型存储单元（10）时阈值电压的相对较窄的分布。 每个单元包括控制栅极（14），源极（11）和漏极（12）。 该方法包括将控制栅极（14）连接到控制栅极电压（Vg），将源极（11）连接到具有比控制栅极电压（Vg）更高的电位的源极电压（Vs），并将 在至少一个实施例中，在控制栅极电压（Vg）和源极电压（Vs）之间具有电位（Vd）的漏极分支电路（DS）的漏极（12），漏极子电路（DS） 低阻抗，以允许在擦除操作期间的电源（11）和漏极（12）之间的电流流动。 漏极分支电路（DS）允许最佳的阈值电压分布，并且可以反馈一部分漏极电位（Vd）以在最佳点停止擦除过程。

公开(公告)号：US5596528A

公开(公告)日：1997-01-21

申请号：US532313

申请日：1995-09-22

申请人： Cetin Kaya ,  Wayland B. Holland ,  Rabah Mezenner

发明人： Cetin Kaya ,  Wayland B. Holland ,  Rabah Mezenner

IPC分类号： G11C17/00 ,  G11C16/04 ,  G11C16/12 ,  G11C16/00

CPC分类号： G11C16/12

摘要： The method of this invention allows use of a smaller wordline voltage Vp1 during programming. In addition, the method results in a relatively narrow distribution of threshold voltages Vt when used to flash program an array of memory cells (10). The method of this invention increases compaction gate-current efficiency by reverse biasing the source (11)/substrate (23) junction of the cell being programmed. The reverse biasing is accomplished, for example, by applying a bias voltage to the source (11) or by placing a diode (27), a resistor (29) or other impedance in series with the source (11). The reverse biasing limits the source current (Is) of cell being programmed and of the entire array during flash-programming compaction.

摘要翻译： 本发明的方法允许在编程期间使用较小的字线电压Vp1。 此外，当用于闪存编程存储器单元阵列（10）时，该方法导致阈值电压Vt的相对较窄的分布。 本发明的方法通过反向偏置正被编程的单元的源极（11）/衬底（23）结，增加了压电栅极电流效率。 反向偏置是通过例如通过向源极（11）施加偏置电压或者通过放置与源极（11）串联的二极管（27），电阻器（29）或其它阻抗来实现的。 反向偏置在闪存编程压缩期间限制正在编程的单元的源电流（Is）和整个阵列的源电流（Is）。

公开(公告)号：US5526315A

公开(公告)日：1996-06-11

申请号：US387983

申请日：1995-02-13

申请人： Cetin Kaya ,  Wayland B. Holland ,  Rabah Mezenner

发明人： Cetin Kaya ,  Wayland B. Holland ,  Rabah Mezenner

IPC分类号： G11C17/00 ,  G11C16/02 ,  G11C16/04 ,  G11C16/16

CPC分类号： G11C16/16

摘要： The erasing method of this invention results in a relatively narrow distribution of threshold voltages when used to flash erase a group of floating-gate-type memory cells (10). Each cell includes a control gate (14), a source (11) and a drain (12). The method comprises connecting the control gates (14) to a control-gate voltage (Vg), connecting the sources (11) to a source voltage (Vs) having a higher potential than the control-gate voltage (Vg) and connecting the drains (12) to a drain subcircuit (DS) having, in at least one embodiment, a potential (Vd) between the control-gate voltage (Vg) and the source voltage (Vs), the drain subcircuit (DS) having a sufficiently low impedance to allow current flow between the sources (11) and drains (12) at a time during the erasing operation. The drain subcircuit (DS) allows for optimum threshold voltage distribution and a part of the drain potential (Vd) may be fed back to arrest the erase process at an optimum point.

摘要翻译： 本发明的擦除方法导致当用于闪存一组浮栅型存储单元（10）时阈值电压的相对较窄的分布。 每个单元包括控制栅极（14），源极（11）和漏极（12）。 该方法包括将控制栅极（14）连接到控制栅极电压（Vg），将源极（11）连接到具有比控制栅极电压（Vg）更高的电位的源极电压（Vs），并将漏极 （12）至漏极分支电路（DS），在至少一个实施例中，具有控制栅极电压（Vg）和源极电压（Vs）之间的电位（Vd），漏极子电路（DS）具有足够低的电位 阻抗，以在擦除操作期间的一个时间允许电流（11）和漏极（12）之间的电流流动。 漏极分支电路（DS）允许最佳的阈值电压分布，并且可以反馈一部分漏极电位（Vd）以在最佳点停止擦除过程。