公开(公告)号：US06476448B2

公开(公告)日：2002-11-05

申请号：US09759971

申请日：2001-01-12

申请人： Wen-Kuan Yeh ,  Hua-Chou Tseng ,  Jiann Liu

发明人： Wen-Kuan Yeh ,  Hua-Chou Tseng ,  Jiann Liu

IPC分类号： H01L27088

CPC分类号： H01L21/84 ,  H01L27/1203

摘要： The front-stage process of a fully depleted SOI device and the structure thereof are described. An SOI substrate having an insulation layer and a crystalline silicon layer above the insulation layer is provided. An isolation layer is formed in the crystalline silicon layer and is connected to the insulation layer to define a first-type MOS active region. An epitaxial suppressing layer is formed above the crystalline silicon layer outside of the first-type MOS active region. A second-type doped epitaxial silicon layer is selectively formed above the crystalline silicon layer in the first-type MOS active region. The second-type doped epitaxial layer is doped in-situ. An undoped epitaxial silicon layer is selectively formed above the second-type doped epitaxial silicon layer. The epitaxial suppressing layer is then removed.

摘要翻译： 描述了完全耗尽的SOI器件的前期工艺及其结构。 提供了在绝缘层上方具有绝缘层和晶体硅层的SOI衬底。 在晶体硅层中形成隔离层并连接到绝缘层以限定第一类型的MOS有源区。 在第一型MOS有源区外部的晶体硅层的上方形成外延抑制层。 在第一型MOS有源区中的晶体硅层上方选择性地形成第二类掺杂的外延硅层。 第二型掺杂外延层原位掺杂。 选择性地在第二种掺杂的外延硅层之上形成未掺杂的外延硅层。 然后去除外延抑制层。

公开(公告)号：US06509218B2

公开(公告)日：2003-01-21

申请号：US10119975

申请日：2002-04-09

申请人： Wen-Kuan Yeh ,  Hua-Chou Tseng ,  Jiann Liu

发明人： Wen-Kuan Yeh ,  Hua-Chou Tseng ,  Jiann Liu

IPC分类号： H01L2100

CPC分类号： H01L21/84 ,  H01L27/1203

摘要： The front-stage process of a fully depleted SOI device and the structure thereof are described. An SOI substrate having an insulation layer and a crystalline silicon layer above the insulation layer is provided. An isolation layer is formed in the crystalline silicon layer and is connected to the insulation layer to define a first-type MOS active region. An epitaxial suppressing layer is formed above the crystalline silicon layer outside of the first-type MOS active region. A second-type doped epitaxial silicon layer is selectively formed above the crystalline silicon layer in the first-type MOS active region. The second-type doped epitaxial layer is doped in-situ. An undoped epitaxial silicon layer is selectively formed above the second-type doped epitaxial silicon layer. The epitaxial suppressing layer is then removed.

摘要翻译： 描述了完全耗尽的SOI器件的前期工艺及其结构。 提供了在绝缘层上方具有绝缘层和晶体硅层的SOI衬底。 在晶体硅层中形成隔离层并连接到绝缘层以限定第一类型的MOS有源区。 在第一型MOS有源区外部的晶体硅层的上方形成外延抑制层。 在第一型MOS有源区中的晶体硅层上方选择性地形成第二类掺杂的外延硅层。 第二型掺杂外延层原位掺杂。 选择性地在第二种掺杂的外延硅层之上形成未掺杂的外延硅层。 然后去除外延抑制层。

公开(公告)号：US06323073B1

公开(公告)日：2001-11-27

申请号：US09764399

申请日：2001-01-19

申请人： Wen-Kuan Yeh ,  Hua-Chou Tseng ,  Jiann Liu

发明人： Wen-Kuan Yeh ,  Hua-Chou Tseng ,  Jiann Liu

IPC分类号： H01L21338

CPC分类号： H01L29/78696 ,  H01L29/66772

摘要： An SOI layer has a dielectric layer and a silicon layer formed on the dielectric layer. A shallow trench isolation structure is formed on the silicon layer. The STI structure passes through to the dielectric layer. A thermal diffusion process is performed to drive dopants into a first region of the silicon layer so as to form an N-well or P-well doped region. Next, a thermal diffusion process is performed to drive dopants into a second region of the silicon layer so as to form a P-well or N-well doped region. Finally, an epitaxy layer, having a thickness of about 200 angstroms, is grown on the surface of the silicon layer by way of a molecular-beam epitaxy (MBE) growth process, a liquid-phase epitaxy (LPE) growth process, or a vapor-phase epitaxy (VPE) growth process.

摘要翻译： SOI层具有在电介质层上形成的电介质层和硅层。 在硅层上形成浅沟槽隔离结构。 STI结构通过介电层。 执行热扩散处理以将掺杂剂驱动到硅层的第一区域中，以便形成N阱或P阱掺杂区域。 接下来，进行热扩散处理以将掺杂剂驱动到硅层的第二区域中，以便形成P阱或N阱掺杂区域。 最后，通过分子束外延（MBE）生长工艺，液相外延（LPE）生长工艺或液相外延生长工艺（LPE）生长工艺，在硅层的表面上生长具有约200埃厚度的外延层 气相外延（VPE）生长过程。

公开(公告)号：US06200870B1

公开(公告)日：2001-03-13

申请号：US09189355

申请日：1998-11-09

申请人： Wen-Kuan Yeh ,  Tony Lin ,  Jih-Wen Chou

发明人： Wen-Kuan Yeh ,  Tony Lin ,  Jih-Wen Chou

IPC分类号： H01L21336

CPC分类号： H01L29/6659 ,  H01L21/26586 ,  H01L21/28061 ,  H01L21/28247

摘要： A method for forming a gate that improves the quality of the gate includes sequentially forming a gate oxide layer, a polysilicon layer, a conductive layer and a masking layer on a substrate. Thereafter, the masking layer, the conductive layer, the polysilicon layer and the gate oxide layer are patterned to form the gate. Then, a passivation layer, for increasing the thermal stability and the chemical stability of the gate, is formed on the sidewall of the conductive layer by ion implantation with nitrogen cations. The nitrogen cations are doped into the substrate, under the gate oxide layer, by ion implantation, which can improve the penetration of the phosphorus ions.

摘要翻译： 用于形成提高栅极质量的栅极的方法包括在衬底上顺序地形成栅极氧化物层，多晶硅层，导电层和掩模层。 此后，对掩模层，导电层，多晶硅层和栅极氧化物层进行图案化以形成栅极。 然后，通过用氮阳离子的离子注入，在导电层的侧壁上形成用于增加栅极的热稳定性和化学稳定性的钝化层。 氮阳离子通过离子注入在栅极氧化物层下方掺杂到衬底中，这可以改善磷离子的渗透。

公开(公告)号：US06165857A

公开(公告)日：2000-12-26

申请号：US469008

申请日：1999-12-21

申请人： Wen-Kuan Yeh ,  Tony Lin ,  Jih-Wen Chou

发明人： Wen-Kuan Yeh ,  Tony Lin ,  Jih-Wen Chou

IPC分类号： H01L21/28 ,  H01L21/336 ,  H01L29/417

CPC分类号： H01L29/6659 ,  H01L21/28052 ,  H01L29/41775 ,  H01L29/665 ,  H01L29/6656 ,  H01L29/66628

摘要： A new improvement for selective epitaxial growth is disclosed. In one embodiment, the present invention provides a low power metal oxide semiconductor field effect transistor (MOSFET), which includes a substrate. Next, a gate oxide layer is formed on the substrate. Moreover, a polysilicon layer is deposited on the gate oxide layer. Patterning to etch the polysilicon layer and the gate oxide layer to define a gate. First ions are implanted into the substrate by using said gate as a hard mask. Sequentially, a liner oxide is covered over the entire exposed surface of the resulting structure. Moreover, a conformal first dielectric layer and second dielectric layer are deposited above the liner oxide in proper order. The second dielectric layer is etched back to form a dielectric spacer on sidewall of the first dielectric layer. Next, the first dielectric layer is etched until upper surface of the gate and a portion of the substrate are exposed, wherein a part of the second dielectric layer is also etched accompanying with etching a part of the first dielectric layer. Further, second ions are implanted into the exposed substrate to form a source/drain region. A conductive layer is selectively formed on said over the exposed gate and source/drain. Finally, a self-aligned silicide layer is formed over the conductive layer.

摘要翻译： 公开了选择性外延生长的新改进。 在一个实施例中，本发明提供一种包括衬底的低功率金属氧化物半导体场效应晶体管（MOSFET）。 接着，在基板上形成栅极氧化层。 此外，在栅极氧化物层上沉积多晶硅层。 图案化以蚀刻多晶硅层和栅极氧化物层以限定栅极。 通过使用所述栅极作为硬掩模将第一离子注入到衬底中。 接下来，衬垫氧化物覆盖在所得结构的整个暴露表面上。 此外，适形的第一介电层和第二介电层以适当的顺序沉积在衬垫氧化物的上方。 回蚀第二电介质层以在第一电介质层的侧壁上形成电介质间隔物。 接下来，蚀刻第一电介质层直到栅极的上表面和衬底的一部分被暴露，其中第二电介质层的一部分也被蚀刻，同时蚀刻第一介电层的一部分。 此外，将第二离子注入暴露的衬底中以形成源/漏区。 在暴露的栅极和源极/漏极上的选择性地形成导电层。 最后，在导电层上形成自对准的硅化物层。

公开(公告)号：US6153483A

公开(公告)日：2000-11-28

申请号：US193005

申请日：1998-11-16

申请人： Wen-Kuan Yeh ,  Tony Lin

发明人： Wen-Kuan Yeh ,  Tony Lin

IPC分类号： H01L21/266 ,  H01L21/336 ,  H01L29/49 ,  H01L29/78

CPC分类号： H01L29/66598 ,  H01L21/266 ,  H01L29/4983 ,  H01L29/6656 ,  H01L29/6659 ,  H01L29/7833

摘要： A method for manufacturing MOS device that utilizes a special shape spacer as a mask in an ion implantation operation to form a graded source/drain region. The special shaped spacer has a thin wall section on the far side away from the gate so that as ions are implanted into the substrate to form a source/drain region, dopants are implanted to various depths. The graded doping profile in the source/drain region not only reduces the severity of short channel effects, but also forms a base for forming an integral junction over the source/drain region in subsequent self-aligned silicide process.

摘要翻译： 一种用于制造在离子注入操作中利用特殊形状间隔物作为掩模的MOS器件的方法，以形成渐变的源极/漏极区域。 特殊形状的间隔件在远离栅极的远侧具有薄壁部分，使得当离子注入到衬底中以形成源极/漏极区域时，掺杂剂被植入各种深度。 源极/漏极区域中的渐变掺杂分布不仅降低了短沟道效应的严重性，而且还形成了在随后的自对准硅化物工艺中在源极/漏极区域上形成整体结的基极。

公开(公告)号：US6022785A

公开(公告)日：2000-02-08

申请号：US126462

申请日：1998-07-30

申请人： Wen-Kuan Yeh ,  Tony Lin

发明人： Wen-Kuan Yeh ,  Tony Lin

IPC分类号： H01L21/336 ,  H01L29/10 ,  H01L21/425

CPC分类号： H01L29/6659 ,  H01L29/1083

摘要： The invention discloses a method of forming a metal-oxide-semiconductor transistor. The method provides a substrate, where a gate structure is formed thereon. Next, a first spacer is formed on the sidewall of the gate structure. A pair of heavily doped regions is formed in the substrate. Then, an annealing process is performed to make the doped ions in the heavily doped regions uniformly distributed. Next, the first spacer is removed and a thin pad dielectric layer is formed over the substrate. Next, a first type halo structure is formed in the bottom portion of the source/drain region beneath the gate structure. A lightly doped region is formed between the gate structure and the first type halo structure and above the first type halo structure. An etching process is performed on the pad dielectric layer to form a second spacer and then the MOS transitor is completed.

摘要翻译： 本发明公开了一种形成金属氧化物半导体晶体管的方法。 该方法提供了其上形成栅极结构的衬底。 接下来，在栅极结构的侧壁上形成第一间隔物。 在衬底中形成一对重掺杂区域。 然后，进行退火处理以使重掺杂区域中的掺杂离子均匀分布。 接下来，去除第一间隔物，并在衬底上形成薄的衬垫介电层。 接下来，在栅极结构下面的源极/漏极区域的底部形成第一类型的晕结构。 在栅极结构和第一类型卤素结构之间并且在第一类型的晕结构之上形成轻掺杂区。 在焊盘电介质层上进行蚀刻处理以形成第二间隔物，然后完成MOS过渡电极。

公开(公告)号：US5861329A

公开(公告)日：1999-01-19

申请号：US764254

申请日：1996-12-12

申请人： Wen-Kuan Yeh ,  Coming Chen ,  Meng-Jin Tsai ,  Jih-Wen Chou

发明人： Wen-Kuan Yeh ,  Coming Chen ,  Meng-Jin Tsai ,  Jih-Wen Chou

IPC分类号： H01L21/28 ,  H01L21/318 ,  H01L21/336 ,  H01L29/49 ,  H01L21/265 ,  H01L21/31

CPC分类号： H01L29/6659 ,  H01L21/0217 ,  H01L21/02247 ,  H01L21/28176 ,  H01L21/3185 ,  H01L29/4983 ,  H01L29/6656

摘要： A method of fabricating a metal-oxide semiconductor (MOS) transistor is provided. This method is devised particularly to reduce the level of degradation to the MOS transistor caused by hot carriers. In the fabrication process, a plasma treatment is applied to the wafer to as to cause the forming of a thin layer of silicon nitride on the wafer which covers the gate and the lightly-doped diffusion (LDD) regions on the source/drain regions of the MOS transistor. This thin layer of silicon nitride acts as a barrier which prevents hot carriers from crossing the gate dielectric layer, such that the degradation of the MOS transistor due to hot carriers crossing the gate dielectric layer can be greatly minimized.

摘要翻译： 提供一种制造金属氧化物半导体（MOS）晶体管的方法。 该方法特别设计用于降低由热载流子引起的对MOS晶体管的劣化程度。 在制造过程中，对晶片施加等离子体处理，以便在覆盖栅极的晶片和在源极/漏极区上的轻掺杂扩散（LDD）区域上形成氮化硅薄层 MOS晶体管。 该氮化硅薄层作为阻止热载流子与栅极介电层交叉的阻挡层，从而可以极大地最小化由于与跨越栅极电介质层的热载流子导致的MOS晶体管的劣化。

公开(公告)号：US06376882B1

公开(公告)日：2002-04-23

申请号：US09585977

申请日：2000-06-02

申请人： Chiu-Tsung Huang ,  Wen-Kuan Yeh ,  Lu-Min Liu

发明人： Chiu-Tsung Huang ,  Wen-Kuan Yeh ,  Lu-Min Liu

IPC分类号： H01L21331

CPC分类号： H01L27/0262

摘要： An electrostatic discharge protection apparatus with silicon control rectifier and the method of fabricating the apparatus. Using silicon on insulator technique, a bottom layer, a P-well, a first source/drain region, a second source/drain region and a gate are formed. A selective epitaxial growth region is selectively formed on the first source/drain region, and an N+ region is formed on the bottom layer. The lower portion of the N+ region is then adjacent to the P-well, and the upper portion of the N+ region is adjacent to the gate. Thus, a PNPN silicon control rectifier is formed, and the silicon on insulation CMOS technique is effectively transplanted into the electrostatic discharge apparatus.

摘要翻译： 具有硅控制整流器的静电放电保护装置及其制造方法。 使用绝缘体上硅技术，形成底层，P阱，第一源极/漏极区域，第二源极/漏极区域和栅极。 在第一源极/漏极区域选择性地形成选择性外延生长区域，并且在底部层上形成N +区域。 然后N +区的下部与P阱相邻，N +区的上部与栅极相邻。 因此，形成PNPN硅控制整流器，将硅绝缘CMOS技术有效地移植到静电放电装置中。

公开(公告)号：US06211023B1

公开(公告)日：2001-04-03

申请号：US09191202

申请日：1998-11-12

申请人： Wen-Kuan Yeh ,  Jih-Wen Chou

发明人： Wen-Kuan Yeh ,  Jih-Wen Chou

IPC分类号： H01C21336

CPC分类号： H01L29/6659 ,  H01L29/1083 ,  H01L29/6656 ,  H01L29/7833

摘要： A method for fabricating a metal-oxide semiconductor (MOS) transistor. A substrate having a gate structure is provided. The method of the invention includes forming a liner spacer on each side of the gate structure and a low dopant density region deep inside the substrate. The low dopant density region has a lower dopant density than that of a lightly doped region of the MOS transistor. Then a interchangeable source/drain region with a lightly doped drain (LDD) structure and an anti-punch-through region is formed on each side of the gate structure in the low dopant density region. The depth of the interchangeable source/drain region is not necessary to be shallow.

摘要翻译： 一种制造金属氧化物半导体（MOS）晶体管的方法。 提供具有栅极结构的衬底。 本发明的方法包括在栅极结构的每一侧上形成衬垫隔离层，在衬底内部形成低掺杂浓度区域。 低掺杂剂浓度区域具有比MOS晶体管的轻掺杂区域更低的掺杂剂密度。 然后在低掺杂剂密度区域中的栅极结构的每一侧上形成具有轻掺杂漏极（LDD）结构和抗穿通区域的可互换的源极/漏极区域。 可互换的源极/漏极区域的深度不需要浅。