公开(公告)号：US08895445B2

公开(公告)日：2014-11-25

申请号：US13228108

申请日：2011-09-08

申请人： Wen-Kuo Hsieh ,  Marowen Ng ,  Ming-Chung Liang ,  Hsin-Yi Tsai

发明人： Wen-Kuo Hsieh ,  Marowen Ng ,  Ming-Chung Liang ,  Hsin-Yi Tsai

IPC分类号： H01L21/311 ,  H01L21/768

CPC分类号： H01L21/31116 ,  H01L21/31138 ,  H01L21/31144 ,  H01L21/76808 ,  H01L21/7681 ,  H01L21/76811 ,  H01L21/76813 ,  H01L21/76816

摘要： A method for forming vias and trenches for an interconnect structure on a substrate includes exposing via pitch reduction patterns in a photoresist layer, developing the patterns to remove the via pitch reduction patterns, etching the photoresist layer partially using a polymer gas to reshape the pattern into small via shapes, and etching the remaining photoresist layer to extend the reshaped pattern. The reshaped small via shape patterns have a smaller pitch than the via pitch reduction patterns in a long direction. For via pitch reduction patterns having two vias each, the pattern has a peanut-shape. During the reshaping etch operation, the polymer gas deposits more in a pinched-in middle section while allowing downward etch in unpinched sections.

摘要翻译： 用于形成衬底上的互连结构的通路和沟槽的方法包括通过光刻胶层中的节距减小图案曝光，显影图案以去除通孔间距减小图案，使用聚合物气体部分地蚀刻光致抗蚀剂层以将图案重新形成为 小通孔形状，并蚀刻剩余的光致抗蚀剂层以延伸重塑图案。 重新成形的小通孔形状图案具有比在长方向上的通孔间距减小图案更小的间距。 对于具有每个具有两个通孔的通孔间距减小图案，图案具有花生形状。 在重新成形蚀刻操作期间，聚合物气体更多地沉积在夹入的中间部分中，同时允许在未切割的部分中进行向下蚀刻。

公开(公告)号：US20120156593A1

公开(公告)日：2012-06-21

申请号：US12975120

申请日：2010-12-21

申请人： Wen-Kuo Hsieh ,  Hsin-Yi Tsai ,  Min Cao

发明人： Wen-Kuo Hsieh ,  Hsin-Yi Tsai ,  Min Cao

IPC分类号： G03F1/00 ,  G03F7/20

CPC分类号： G03F7/70466 ,  G03F1/70 ,  G03F7/70433

摘要： Methods for patterning integrated circuit (IC) features with varying dimensions are provided. In an example, a method includes forming a first patterned radiation-sensitive resist layer over a device substrate using a first mask, wherein the first patterned radiation-sensitive resist layer includes a first portion of an IC pattern; using the patterned first radiation-sensitive resist layer as a mask to form the first portion of the IC pattern in the device substrate; forming a second patterned radiation-sensitive resist layer over the device substrate using a second mask, wherein the second patterned radiation-sensitive resist layer includes a second portion of the IC pattern; and using the patterned second radiation-sensitive resist layer as a mask to form the second portion of the IC pattern in the device substrate. The combined first and second portions of the IC pattern in the device substrate form an IC feature having a dimension greater than dimensions of the first and second portions.

摘要翻译： 提供了具有不同尺寸的图案化集成电路（IC）特征的方法。 在一个示例中，一种方法包括使用第一掩模在器件衬底上形成第一图案化的辐射敏感抗蚀剂层，其中第一图案化的辐射敏感抗蚀剂层包括IC图案的第一部分; 使用图案化的第一辐射敏感抗蚀剂层作为掩模，以在器件衬底中形成IC图案的第一部分; 使用第二掩模在所述器件衬底上形成第二图案化的辐射敏感抗蚀剂层，其中所述第二图案化的辐射敏感抗蚀剂层包括所述IC图案的第二部分; 并且使用图案化的第二辐射敏感抗蚀剂层作为掩模，以在器件衬底中形成IC图案的第二部分。 装置衬底中IC图案的组合的第一和第二部分形成尺寸大于第一和第二部分的尺寸的IC特征。

公开(公告)号：US08361684B2

公开(公告)日：2013-01-29

申请号：US12975120

申请日：2010-12-21

申请人： Wen-Kuo Hsieh ,  Hsin-Yi Tsai ,  Min Cao

发明人： Wen-Kuo Hsieh ,  Hsin-Yi Tsai ,  Min Cao

IPC分类号： G03F9/00

CPC分类号： G03F7/70466 ,  G03F1/70 ,  G03F7/70433

摘要： Methods for patterning integrated circuit (IC) features with varying dimensions are provided. In an example, a method includes forming a first patterned radiation-sensitive resist layer over a device substrate using a first mask, wherein the first patterned radiation-sensitive resist layer includes a first portion of an IC pattern; using the patterned first radiation-sensitive resist layer as a mask to form the first portion of the IC pattern in the device substrate; forming a second patterned radiation-sensitive resist layer over the device substrate using a second mask, wherein the second patterned radiation-sensitive resist layer includes a second portion of the IC pattern; and using the patterned second radiation-sensitive resist layer as a mask to form the second portion of the IC pattern in the device substrate. The combined first and second portions of the IC pattern in the device substrate form an IC feature having a dimension greater than dimensions of the first and second portions.

摘要翻译： 提供了具有不同尺寸的图案化集成电路（IC）特征的方法。 在一个示例中，一种方法包括使用第一掩模在器件衬底上形成第一图案化的辐射敏感抗蚀剂层，其中第一图案化的辐射敏感抗蚀剂层包括IC图案的第一部分; 使用图案化的第一辐射敏感抗蚀剂层作为掩模，以在器件衬底中形成IC图案的第一部分; 使用第二掩模在所述器件衬底上形成第二图案化的辐射敏感抗蚀剂层，其中所述第二图案化的辐射敏感抗蚀剂层包括所述IC图案的第二部分; 并且使用图案化的第二辐射敏感抗蚀剂层作为掩模，以在器件衬底中形成IC图案的第二部分。 装置衬底中IC图案的组合的第一和第二部分形成尺寸大于第一和第二部分的尺寸的IC特征。

公开(公告)号：US08470708B2

公开(公告)日：2013-06-25

申请号：US12712515

申请日：2010-02-25

申请人： Po-Cheng Shih ,  Kuan-Chen Wang ,  Chung-Chi Ko ,  Keng-Chu Lin ,  Tai-Yen Peng ,  Wen-Kuo Hsieh ,  Chih-Hao Chen

发明人： Po-Cheng Shih ,  Kuan-Chen Wang ,  Chung-Chi Ko ,  Keng-Chu Lin ,  Tai-Yen Peng ,  Wen-Kuo Hsieh ,  Chih-Hao Chen

IPC分类号： H01L21/44

CPC分类号： H01L21/31144 ,  H01L21/0332 ,  H01L21/76808 ,  H01L21/7681 ,  H01L21/76813

摘要： A method of lithography patterning includes forming a mask layer on a material layer and forming a capping layer on the mask layer. The capping layer is a boron-containing layer with a higher resistance to an etching reaction of patterning process of the material layer. By adapting the boron-containing layer as the capping layer, the thickness of the mask layer can be thus reduced. Hence, a better gap filling for forming an interconnect metallization in the material layer could be achieved as well.

摘要翻译： 光刻图案的方法包括在材料层上形成掩模层并在掩模层上形成覆盖层。 覆盖层是对材料层的图案化处理的蚀刻反应性更高的含硼层。 通过使含硼层适合作为覆盖层，可以减小掩模层的厚度。 因此，也可以实现用于在材料层中形成互连金属化的更好的间隙填充。