公开(公告)号：US20090049256A1

公开(公告)日：2009-02-19

申请号：US11837943

申请日：2007-08-13

申请人： William A. Hughes ,  Vydhyanathan Kalyanasundharam ,  Philip E. Madrid ,  Roger Isaac

发明人： William A. Hughes ,  Vydhyanathan Kalyanasundharam ,  Philip E. Madrid ,  Roger Isaac

IPC分类号： G06F12/00

CPC分类号： G06F13/1626

摘要： A system includes a processor coupled to a memory through a memory controller. The memory controller includes first and second queues. The memory controller receives memory requests from the processor, assigns a priority to each request, stores each request in the first queue, and schedules processing of the requests based on their priorities. The memory controller changes the priority of a request in the first queue in response to a trigger, sends a next scheduled request from the first queue to the second queue in response to detecting the next scheduled request has the highest priority of any request in the first queue, and sends requests from the second queue to the memory. The memory controller changes the priority of different types of requests in response to different types of triggers. The memory controller maintains a copy of each request sent to the second queue in the first queue.

摘要翻译： 系统包括通过存储器控制器耦合到存储器的处理器。 存储器控制器包括第一和第二队列。 存储器控制器从处理器接收存储器请求，为每个请求分配优先级，将每个请求存储在第一个队列中，并根据它们的优先级来调度请求的处理。 存储器控制器响应于触发器改变第一队列中的请求的优先级，响应于检测到下一个调度的请求而将下一个调度的请求从第一队列发送到第二队列，该请求具有第一队列中的任何请求的最高优先级 队列，并将请求从第二个队列发送到内存。 内存控制器根据不同类型的触发器更改不同类型请求的优先级。 存储器控制器维护发送到第一队列中的第二队列的每个请求的副本。

公开(公告)号：US07877558B2

公开(公告)日：2011-01-25

申请号：US11837943

申请日：2007-08-13

申请人： William A. Hughes ,  Vydhyanathan Kalyanasundharam ,  Philip E. Madrid ,  Roger Isaac

发明人： William A. Hughes ,  Vydhyanathan Kalyanasundharam ,  Philip E. Madrid ,  Roger Isaac

IPC分类号： G06F12/00 ,  G06F13/00 ,  G06F13/28

CPC分类号： G06F13/1626

摘要： A system includes a processor coupled to a memory through a memory controller. The memory controller includes first and second queues. The memory controller receives memory requests from the processor, assigns a priority to each request, stores each request in the first queue, and schedules processing of the requests based on their priorities. The memory controller changes the priority of a request in the first queue in response to a trigger, sends a next scheduled request from the first queue to the second queue in response to detecting the next scheduled request has the highest priority of any request in the first queue, and sends requests from the second queue to the memory. The memory controller changes the priority of different types of requests in response to different types of triggers. The memory controller maintains a copy of each request sent to the second queue in the first queue.

摘要翻译： 系统包括通过存储器控制器耦合到存储器的处理器。 存储器控制器包括第一和第二队列。 存储器控制器从处理器接收存储器请求，为每个请求分配优先级，将每个请求存储在第一个队列中，并根据其优先级对请求进行调度处理。 存储器控制器响应于触发器改变第一队列中的请求的优先级，响应于检测到下一个调度的请求而将下一个调度的请求从第一队列发送到第二队列，该请求具有第一队列中的任何请求的最高优先级 队列，并将请求从第二个队列发送到内存。 内存控制器根据不同类型的触发器更改不同类型请求的优先级。 存储器控制器维护发送到第一队列中的第二队列的每个请求的副本。

公开(公告)号：US07996653B2

公开(公告)日：2011-08-09

申请号：US12899979

申请日：2010-10-07

申请人： William A. Hughes ,  Vydhyanathan Kalyanasundharam ,  Kiran K. Bondalapati ,  Philip E. Madrid ,  Stephen C. Ennis

发明人： William A. Hughes ,  Vydhyanathan Kalyanasundharam ,  Kiran K. Bondalapati ,  Philip E. Madrid ,  Stephen C. Ennis

IPC分类号： G06F9/30

CPC分类号： G06F15/8007

摘要： In one embodiment, a node comprises a plurality of processor cores and a node controller configured to receive a first read operation addressing a first register. The node controller is configured to return a first value in response to the first read operation, dependent on which processor core transmitted the first read operation. In another embodiment, the node comprises the processor cores and the node controller. The node controller comprises a queue shared by the processor cores. The processor cores are configured to transmit communications at a maximum rate of one every N clock cycles, where N is an integer equal to a number of the processor cores. In still another embodiment, a node comprises the processor cores and a plurality of fuses shared by the processor cores. In some embodiments, the node components are integrated onto a single integrated circuit chip (e.g. a chip multiprocessor).

摘要翻译： 在一个实施例中，节点包括多个处理器核心和节点控制器，其被配置为接收寻址第一寄存器的第一读取操作。 节点控制器被配置为响应于第一读取操作而返回第一值，取决于哪个处理器核发送第一读取操作。 在另一个实施例中，节点包括处理器核心和节点控制器。 节点控制器包括由处理器核共享的队列。 处理器核被配置为以每N个时钟周期一个最大速率发送通信，其中N是等于处理器核心数的整数。 在另一个实施例中，节点包括处理器核和由处理器核共享的多个保险丝。 在一些实施例中，节点组件被集成到单个集成电路芯片（例如，芯片多处理器）上。

公开(公告)号：US07383423B1

公开(公告)日：2008-06-03

申请号：US10957250

申请日：2004-10-01

申请人： William A. Hughes ,  Vydhyanathan Kalyanasundharam ,  Kiran K. Bondalapati ,  Philip E. Madrid ,  Stephen C. Ennis

发明人： William A. Hughes ,  Vydhyanathan Kalyanasundharam ,  Kiran K. Bondalapati ,  Philip E. Madrid ,  Stephen C. Ennis

IPC分类号： G06F15/00

CPC分类号： G06F15/8007

摘要： In one embodiment, a node comprises a plurality of processor cores and a node controller configured to receive a first read operation addressing a first register. The node controller is configured to return a first value in response to the first read operation, dependent on which processor core transmitted the first read operation. In another embodiment, the node comprises the processor cores and the node controller. The node controller comprises a queue shared by the processor cores. The processor cores are configured to transmit communications at a maximum rate of one every N clock cycles, where N is an integer equal to a number of the processor cores. In still another embodiment, a node comprises the processor cores and a plurality of fuses shared by the processor cores. In some embodiments, the node components are integrated onto a single integrated circuit chip (e.g. a chip multiprocessor).

摘要翻译： 在一个实施例中，节点包括多个处理器核心和节点控制器，其被配置为接收寻址第一寄存器的第一读取操作。 节点控制器被配置为响应于第一读取操作而返回第一值，取决于哪个处理器核发送第一读取操作。 在另一个实施例中，节点包括处理器核心和节点控制器。 节点控制器包括由处理器核共享的队列。 处理器核被配置为以每N个时钟周期一个最大速率发送通信，其中N是等于处理器核心数的整数。 在另一个实施例中，节点包括处理器核和由处理器核共享的多个保险丝。 在一些实施例中，节点组件被集成到单个集成电路芯片（例如，芯片多处理器）上。

公开(公告)号：US20110024800A1

公开(公告)日：2011-02-03

申请号：US12899979

申请日：2010-10-07

申请人： William A. Hughes ,  Vydhyanathan Kalyanasundharam ,  Kiran K. Bondalapati ,  Philip E. Madrid ,  Stephen C. Ennis

发明人： William A. Hughes ,  Vydhyanathan Kalyanasundharam ,  Kiran K. Bondalapati ,  Philip E. Madrid ,  Stephen C. Ennis

IPC分类号： H01L23/52 ,  H01L21/326

CPC分类号： G06F15/8007

摘要： In one embodiment, a node comprises a plurality of processor cores and a node controller configured to receive a first read operation addressing a first register. The node controller is configured to return a first value in response to the first read operation, dependent on which processor core transmitted the first read operation. In another embodiment, the node comprises the processor cores and the node controller. The node controller comprises a queue shared by the processor cores. The processor cores are configured to transmit communications at a maximum rate of one every N clock cycles, where N is an integer equal to a number of the processor cores. In still another embodiment, a node comprises the processor cores and a plurality of fuses shared by the processor cores. In some embodiments, the node components are integrated onto a single integrated circuit chip (e.g. a chip multiprocessor).

摘要翻译： 在一个实施例中，节点包括多个处理器核心和节点控制器，其被配置为接收寻址第一寄存器的第一读取操作。 节点控制器被配置为响应于第一读取操作而返回第一值，取决于哪个处理器核发送第一读取操作。 在另一个实施例中，节点包括处理器核心和节点控制器。 节点控制器包括由处理器核共享的队列。 处理器核被配置为以每N个时钟周期一个最大速率发送通信，其中N是等于处理器核心数的整数。 在另一个实施例中，节点包括处理器核和由处理器核共享的多个保险丝。 在一些实施例中，节点组件被集成到单个集成电路芯片（例如，芯片多处理器）上。

公开(公告)号：US07840780B2

公开(公告)日：2010-11-23

申请号：US12098303

申请日：2008-04-04

申请人： William A. Hughes ,  Vydhyanathan Kalyanasundharam ,  Kiran K. Bondalapati ,  Philip E. Madrid ,  Stephen C. Ennis

发明人： William A. Hughes ,  Vydhyanathan Kalyanasundharam ,  Kiran K. Bondalapati ,  Philip E. Madrid ,  Stephen C. Ennis

IPC分类号： G06F9/00

CPC分类号： G06F15/8007

摘要： In one embodiment, a node comprises a plurality of processor cores and a node controller configured to receive a first read operation addressing a first register. The node controller is configured to return a first value in response to the first read operation, dependent on which processor core transmitted the first read operation. In another embodiment, the node comprises the processor cores and the node controller. The node controller comprises a queue shared by the processor cores. The processor cores are configured to transmit communications at a maximum rate of one every N clock cycles, where N is an integer equal to a number of the processor cores. In still another embodiment, a node comprises the processor cores and a plurality of fuses shared by the processor cores. In some embodiments, the node components are integrated onto a single integrated circuit chip (e.g. a chip multiprocessor).

摘要翻译： 在一个实施例中，节点包括多个处理器核心和节点控制器，其被配置为接收寻址第一寄存器的第一读取操作。 节点控制器被配置为响应于第一读取操作而返回第一值，取决于哪个处理器核发送第一读取操作。 在另一个实施例中，节点包括处理器核心和节点控制器。 节点控制器包括由处理器核共享的队列。 处理器核被配置为以每N个时钟周期一个最大速率发送通信，其中N是等于处理器核心数的整数。 在另一个实施例中，节点包括处理器核和由处理器核共享的多个保险丝。 在一些实施例中，节点组件被集成到单个集成电路芯片（例如，芯片多处理器）上。

公开(公告)号：US20080184009A1

公开(公告)日：2008-07-31

申请号：US12098303

申请日：2008-04-04

申请人： William A. Hughes ,  Vydhyanathan Kalyanasundharam ,  Kiran K. Bondalapati ,  Philip E. Madrid ,  Stephen C. Ennis

发明人： William A. Hughes ,  Vydhyanathan Kalyanasundharam ,  Kiran K. Bondalapati ,  Philip E. Madrid ,  Stephen C. Ennis

IPC分类号： G06F15/76 ,  G06F9/30

CPC分类号： G06F15/8007

摘要： In one embodiment, a node comprises a plurality of processor cores and a node controller configured to receive a first read operation addressing a first register. The node controller is configured to return a first value in response to the first read operation, dependent on which processor core transmitted the first read operation. In another embodiment, the node comprises the processor cores and the node controller. The node controller comprises a queue shared by the processor cores. The processor cores are configured to transmit communications at a maximum rate of one every N clock cycles, where N is an integer equal to a number of the processor cores. In still another embodiment, a node comprises the processor cores and a plurality of fuses shared by the processor cores. In some embodiments, the node components are integrated onto a single integrated circuit chip (e.g. a chip multiprocessor).

摘要翻译： 在一个实施例中，节点包括多个处理器核心和节点控制器，其被配置为接收寻址第一寄存器的第一读取操作。 节点控制器被配置为响应于第一读取操作而返回第一值，取决于哪个处理器核发送第一读取操作。 在另一个实施例中，节点包括处理器核心和节点控制器。 节点控制器包括由处理器核共享的队列。 处理器核被配置为以每N个时钟周期一个最大速率发送通信，其中N是等于处理器核心数的整数。 在另一个实施例中，节点包括处理器核和由处理器核共享的多个保险丝。 在一些实施例中，节点组件被集成到单个集成电路芯片（例如，芯片多处理器）上。

公开(公告)号：US07328371B1

公开(公告)日：2008-02-05

申请号：US10966466

申请日：2004-10-15

申请人： Vydhyanathan Kalyanasundharam ,  William A. Hughes ,  Philip E. Madrid ,  Scott A. White ,  Ajay Naini

发明人： Vydhyanathan Kalyanasundharam ,  William A. Hughes ,  Philip E. Madrid ,  Scott A. White ,  Ajay Naini

IPC分类号： G06F11/00

CPC分类号： G06F11/1641 ,  G06F11/1679 ,  G06F11/181 ,  G06F11/184 ,  G06F2201/845

摘要： In one embodiment, a node comprises a plurality of processor cores and a node controller coupled to the processor cores. The node controller is configured to route communications from the processor cores to other devices in a computer system. The node controller comprises a circuit coupled to receive the communications from the processor cores. In a redundant execution mode in which at least a first processor core is redundantly executing code that a second processor core is also executing, the circuit is configured to compare communications from the first processor core to communications from the second processor core to verify correct execution of the code. In some embodiments, the processor cores and the node controller may be integrated onto a single integrated circuit chip as a CMP. A similar method is also contemplated.

摘要翻译： 在一个实施例中，节点包括多个处理器核和耦合到处理器核的节点控制器。 节点控制器被配置为将来自处理器核心的通信路由到计算机系统中的其他设备。 节点控制器包括耦合以从处理器核心接收通信的电路。 在冗余执行模式中，其中至少第一处理器核冗余地执行第二处理器核也正在执行的代码，该电路被配置为将来自第一处理器核心的通信与来自第二处理器核心的通信进行比较，以验证是否正确执行 代码。 在一些实施例中，处理器核心和节点控制器可以作为CMP集成到单个集成电路芯片上。 也可以考虑类似的方法。

公开(公告)号：US20120144122A1

公开(公告)日：2012-06-07

申请号：US12962156

申请日：2010-12-07

申请人： Kevin M. Lepak ,  Vydhyanathan Kalyanasundharam ,  William A. Hughes ,  Benjamin Tsien ,  Greggory D. Donley

发明人： Kevin M. Lepak ,  Vydhyanathan Kalyanasundharam ,  William A. Hughes ,  Benjamin Tsien ,  Greggory D. Donley

IPC分类号： G06F12/02 ,  G06F12/00 ,  G06F12/08

CPC分类号： G06F12/084 ,  G06F12/0822 ,  G06F12/0833 ,  Y02D10/13

摘要： A method and apparatus for accelerated shared data migration between cores is disclosed.

摘要翻译： 公开了一种用于在核之间加速共享数据迁移的方法和装置。

公开(公告)号：US07165132B1

公开(公告)日：2007-01-16

申请号：US10956650

申请日：2004-10-01

申请人： Creigton S. Asato ,  Kevin J. McGrath ,  William A. Hughes ,  Vydhyanathan Kalyanasundharam

发明人： Creigton S. Asato ,  Kevin J. McGrath ,  William A. Hughes ,  Vydhyanathan Kalyanasundharam

IPC分类号： G06F13/00 ,  G06F9/46 ,  G06F19/00

CPC分类号： G06F15/16

摘要： In one embodiment, a processing node includes a plurality of processor cores and a reconfigurable interconnect. The processing node also includes a controller configured to schedule transactions received from each processor core. The interconnect may be coupled to convey between a first processor core and the controller, transactions that each include a first corresponding indicator that indicates the source of the transaction. The interconnect may also be coupled to convey transactions between a second processor core and the controller, transactions that each include a second corresponding indicator that indicates the source of the transaction. When operating in a first mode, the interconnect is configurable to cause the first indicator to indicate that the corresponding transactions were conveyed from the second processor core and to cause the second indicator to indicate that the corresponding transactions were conveyed from the first processor core.

摘要翻译： 在一个实施例中，处理节点包括多个处理器核和可重配置互连。 处理节点还包括被配置为调度从每个处理器核心接收的事务的控制器。 互连可以被耦合以在第一处理器核心和控制器之间传送，每个事务包括指示事务源的第一对应指示符。 互连还可以被耦合以在第二处理器核心和控制器之间传送事务，每个事务包括指示事务源的第二对应指示符。 当以第一模式操作时，互连可配置为使得第一指示符指示相应的事务从第二处理器核心传送并使第二指示符指示对应的事务从第一处理器核心传送。