公开(公告)号：US6108721A

公开(公告)日：2000-08-22

申请号：US107008

申请日：1998-06-29

申请人： William R. Bryg ,  Monish S. Shah ,  Thomas V. Spencer

发明人： William R. Bryg ,  Monish S. Shah ,  Thomas V. Spencer

IPC分类号： G06F12/08 ,  G06F13/12 ,  G06F13/28 ,  G06F13/38 ,  G06F13/00

CPC分类号： G06F13/122 ,  G06F12/0835 ,  G06F13/28

摘要： In a method and apparatus that ensures data consistency between an I/O channel and a processor, system software issues an instruction which causes the issuance of a transaction when notification of a DMA completion is received. The transaction instructs the I/O channel to enforce coherency and then responds back only after coherency has been ensured. Specifically, a DMA.sub.-- SYNC transaction is broadcast to all I/O channels in the system. Responsive thereto, each I/O channel writes back to memory any modified lines in its cache that might contain DMA data for a DMA sequence that was reported by the system as completed. The I/O channels have a reporting means to indicate when this transaction is completed, so that the DMA.sub.-- SYNC transaction does not have to complete in pipeline order. Thus, the I/O channel can issue new transactions before responding to the DMA.sub.-- SYNC transaction.

摘要翻译： 在确保I / O通道与处理器之间的数据一致性的方法和装置中，当接收到DMA完成通知时，系统软件发出导致事务发生的指令。 事务指示I / O通道强制执行一致性，然后仅在确保一致性后才响应。 具体来说，DMA-SYNC事务被广播到系统中的所有I / O通道。 响应于此，每个I / O通道将其缓存中的任何修改的行写回存储器，该行可能包含系统报告的完成的DMA序列的DMA数据。 I / O通道具有报告方式来指示此事务何时完成，以便DMA-SYNC事务不必以流水线顺序完成。 因此，在响应DMA-SYNC事务之前，I / O通道可以发出新的事务。

公开(公告)号：US07103728B2

公开(公告)日：2006-09-05

申请号：US10201180

申请日：2002-07-23

申请人： Debendra Das Sharma ,  Ashish Gupta ,  William R. Bryg

发明人： Debendra Das Sharma ,  Ashish Gupta ,  William R. Bryg

IPC分类号： G06F12/00

CPC分类号： G06F12/0813 ,  G06F12/0817

摘要： A distributed-memory multi-processor system includes a plurality of cells communicatively coupled to each other and collectively including a plurality of processors, caches, main memories, and cell controllers. Each of the cells includes at least one of the processors, at least one of the caches, one of the main memories, and one of the cell controllers. Each of the cells is configured to perform memory migration functions for migrating memory from a first one of the main memories to a second one of the main memories in a manner that is invisible to an operating system of the system.

摘要翻译： 分布式存储器多处理器系统包括通信地彼此耦合并且共同包括多个处理器，高速缓存，主存储器和单元控制器的多个单元。 每个单元包括至少一个处理器，高速缓存，主存储器中的一个和单元控制器之一中的至少一个。 每个单元被配置为执行存储器迁移功能，用于以对系统的操作系统不可见的方式将存储器从主存储器中的第一存储器迁移到主存储器中的第二存储器。

公开(公告)号：US06874070B2

公开(公告)日：2005-03-29

申请号：US10080440

申请日：2002-02-22

申请人： Ashish Gupta ,  William R. Bryg

发明人： Ashish Gupta ,  William R. Bryg

IPC分类号： G06F15/167 ,  G06F12/06 ,  G06F15/177 ,  G06F12/00

CPC分类号： G06F12/0607

摘要： A method of accessing a plurality of memories in an interleaved manner using a contiguous logical address space includes providing at least one map table. The at least one map table includes a plurality of entries. Each entry includes a plurality of entry items. Each entry item identifies one of the memories. A first logical address is received. The first logical address includes a plurality of address bits. The plurality of address bits includes a first set of address bits corresponding to a first set of entries in the at least one map table. A first entry in the first set of entries is identified based on the first set and a second set of the address bits. A first entry item in the first entry is identified based on a third set of the address bits. The memory identified by the first entry item is accessed.

摘要翻译： 使用连续逻辑地址空间以交错方式访问多个存储器的方法包括提供至少一个映射表。 所述至少一个地图表包括多个条目。 每个条目包括多个条目项。 每个条目项标识其中一个存储器。 接收到第一个逻辑地址。 第一逻辑地址包括多个地址位。 多个地址位包括与至少一个映射表中的第一组条目相对应的第一组地址位。 基于第一组和第二组地址位来识别第一组条目中的第一条目。 基于第三组地址位来识别第一条目中的第一条目项目。 由第一个条目项目识别的存储器被访问。

公开(公告)号：US06182176B2

公开(公告)日：2001-01-30

申请号：US08201185

申请日：1994-02-24

申请人： Michael L. Ziegler ,  Robert J. Brooks ,  William R. Bryg ,  Craig R. Frink ,  Thomas R. Hotchkiss ,  Robert D. Odineal ,  James B. Williams ,  John L. Wood

发明人： Michael L. Ziegler ,  Robert J. Brooks ,  William R. Bryg ,  Craig R. Frink ,  Thomas R. Hotchkiss ,  Robert D. Odineal ,  James B. Williams ,  John L. Wood

IPC分类号： G06F1314

CPC分类号： G06F13/36

摘要： A shared bus system having a bus and a set of client modules coupled to the bus. Each client module is capable of sending transactions on the bus to other client modules and receiving transactions on the bus from other client modules for processing. Each module has a queue for storing transactions received by the module for processing. A bus controller limits the types of transactions that can be sent on the bus to prevent any module's queue from overflowing.

摘要翻译： 共享总线系统，其具有总线和耦合到总线的一组客户端模块。 每个客户端模块都能够将总线上的事务发送到其他客户端模块，并从其他客户端模块接收总线上的事务处理。 每个模块都有一个队列，用于存储由模块接收的事务处理。 总线控制器限制可以在总线上发送的事务的类型，以防止任何模块的队列溢出。

公开(公告)号：US6128706A

公开(公告)日：2000-10-03

申请号：US018165

申请日：1998-02-03

申请人： William R. Bryg ,  Stephen G. Burger ,  Gary N. Hammond ,  Michael L. Ziegler

发明人： William R. Bryg ,  Stephen G. Burger ,  Gary N. Hammond ,  Michael L. Ziegler

IPC分类号： G06F9/312 ,  G06F13/00

CPC分类号： G06F9/3834 ,  G06F9/3004 ,  G06F9/30087

摘要： Apparatus and method for efficiently sharing data in support of hardware he coherency and coordinated in software with semaphore instructions. Accordingly, a new instruction called "Load-Bias" which, in addition to normal load operations, requests a private copy of the data, and hints to the hardware cache to try to maintain ownership until the next memory reference from that processor. When used with the Cmpxchg instruction semaphore operation, the Load-Bias instruction will reduce coherency traffic, and minimize the possibility of coherency ping-ponging or system deadlock that causes the condition in which no processor is getting useful work done.

摘要翻译： 用于有效地共享数据以支持硬件高速缓存一致性并利用信号量指令在软件中协调的装置和方法。 因此，称为“负载偏置”的新指令除了正常的加载操作之外，还请求数据的私有副本，并向硬件缓存提示，以尝试维持所有权，直到来自该处理器的下一个存储器引用。 当与Cmpxchg指令信号量操作一起使用时，负载偏移指令将减少一致性流量，并最大限度地减少一致性乒乓或系统死锁的可能性，从而导致无处理器无法正常工作的条件。

公开(公告)号：US6006325A

公开(公告)日：1999-12-21

申请号：US769784

申请日：1996-12-19

申请人： Stephen Burger ,  Gary N. Hammond ,  William R. Bryg

发明人： Stephen Burger ,  Gary N. Hammond ,  William R. Bryg

IPC分类号： G06F9/30 ,  G06F9/38

CPC分类号： G06F9/3802 ,  G06F9/30087 ,  G06F9/3834

摘要： A new instruction that ensures that the effects of a control register write will be observed at a well defined time is introduced. Specifically, the present invention introduces the concept of a serialization fence instruction. The serialization fence instruction ensures that after a control register in a computer has been modified, all subsequent instructions will observe the effects of the control register modification. Two different serialization fence instructions are illustrated: a data memory reference serialization fence instruction (SRLZ.d) and an instruction fetch serialization fence instruction (SRLZ.i). The data memory reference serialization fence instruction ensures that subsequent instruction executions and data memory references will observe the effects of the control register write. The instruction fetch serialization fence instruction ensures that the entire machine pipeline, starting at the initial instruction fetch stage, will observe the effects of the control register write.

摘要翻译： 介绍了一个新的指令，确保控制寄存器写入的效果将在明确的时间内被观察到。 具体地，本发明引入了序列化栅栏指令的概念。 序列化栅栏指令确保在计算机中的控制寄存器已被修改后，所有后续指令将观察到控制寄存器修改的影响。 说明了两个不同的序列化栅栏指令：数据存储器引用序列化栅栏指令（SRLZ.d）和指令获取序列化栅栏指令（SRLZ.i）。 数据存储器引用序列化栅栏指令确保后续指令执行和数据存储器引用将观察到控制寄存器写入的影响。 指令获取序列化栅栏指令确保从初始指令读取阶段开始的整个机器流水线将观察到控制寄存器写入的影响。

公开(公告)号：US5519838A

公开(公告)日：1996-05-21

申请号：US201186

申请日：1994-02-24

申请人： Michael L. Ziegler ,  Robert J. Brooks ,  William R. Bryg ,  Kenneth K. Chan ,  Thomas R. Hotchkiss ,  Robert E. Naas ,  Robert D. Odineal ,  Brendan A. Voge ,  James B. Williams ,  John L. Wood

发明人： Michael L. Ziegler ,  Robert J. Brooks ,  William R. Bryg ,  Kenneth K. Chan ,  Thomas R. Hotchkiss ,  Robert E. Naas ,  Robert D. Odineal ,  Brendan A. Voge ,  James B. Williams ,  John L. Wood

IPC分类号： G06F13/368 ,  G06F13/00

CPC分类号： G06F13/368

摘要： A bus system having a bus arbitration scheme. The bus system includes a bus and a plurality of client modules coupled to the bus. Each of the client modules is capable of transmitting information on the bus to another of client module, and only one client module is entitled to transmit information on the bus at any time. A module entitled to transmit information on the bus has control of the bus for a minimum period of time defining a cycle. To determine which module is entitled to use the bus, each client module generates an arbitration signal when it seeks to transmit information on the bus. Each client module has an arbitration signal processor responsive to the arbitration signals for determining whether the module is entitled to transmit information on said bus. The system preferably also contains a host module that informs the client modules what types of transactions allowed on the bus in a given cycle. Each arbitration signal processor preferably is also responsive to the client option signals sent by the host module during an earlier cycle.

摘要翻译： 具有总线仲裁方案的总线系统。 总线系统包括总线和耦合到总线的多个客户端模块。 每个客户端模块能够将总线上的信息发送到客户端模块的另一个，只有一个客户端模块有权在任何时候在总线上传输信息。 有权在总线上传输信息的模块可以控制总线最短时间来定义一个周期。 为了确定哪个模块有权使用总线，当客户端模块试图在总线上传输信息时，每个客户端模块都会产生仲裁信号。 每个客户端模块具有响应于仲裁信号的仲裁信号处理器，用于确定模块是否有权在所述总线上发送信息。 系统还优选地还包括主机模块，其向客户端模块通知在给定周期中在总线上允许的交易类型。 每个仲裁信号处理器优选地还响应于在较早的周期期间由主机模块发送的客户端选项信号。

公开(公告)号：US5515522A

公开(公告)日：1996-05-07

申请号：US201433

申请日：1994-02-24

申请人： K. Monroe Bridges ,  William R. Bryg ,  Stephen G. Burger ,  James M. Hull ,  Michael L. Ziegler

发明人： K. Monroe Bridges ,  William R. Bryg ,  Stephen G. Burger ,  James M. Hull ,  Michael L. Ziegler

IPC分类号： G06F12/08 ,  G06F12/10 ,  G06F12/00

CPC分类号： G06F12/0835

摘要： A computing system includes a memory bus, a main memory, an I/O adapter and a processor. The main memory, the I/O adapter and the processor are connected to the bus. The I/O adapter includes a translation map. The translation map maps I/O page numbers to memory address page numbers. The translation map includes coherence indices. The processor includes a cache and an instruction execution means. The instruction execution means generates coherence indices to be stored in the translation map. The instruction execution means performs in hardware a hash operation to generate the coherence indices.

摘要翻译： 计算系统包括存储器总线，主存储器，I / O适配器和处理器。 主存储器，I / O适配器和处理器连接到总线。 I / O适配器包括翻译图。 翻译地图将I / O页码映射到内存地址页码。 翻译地图包括一致性指标。 处理器包括缓存和指令执行装置。 指令执行装置生成要存储在转换图中的一致性索引。 指令执行装置在硬件中执行散列操作以产生相干指数。

公开(公告)号：US06304932B1

公开(公告)日：2001-10-16

申请号：US09697560

申请日：2000-10-25

申请人： Michael L. Ziegler ,  Robert J. Brooks ,  William R. Bryg ,  Craig R. Frink ,  Thomas R. Hotchkiss ,  Robert D. Odineal ,  James B. Williams ,  John L. Wood

发明人： Michael L. Ziegler ,  Robert J. Brooks ,  William R. Bryg ,  Craig R. Frink ,  Thomas R. Hotchkiss ,  Robert D. Odineal ,  James B. Williams ,  John L. Wood

IPC分类号： G06F1314

CPC分类号： G06F13/36

摘要： A shared bus system having a bus and a set of client modules coupled to the bus. Each client module is capable of sending transactions on the bus to other client modules and receiving transactions on the bus from other client modules for processing. Each module has a queue for storing transactions received by the module for processing. A bus controller limits the types of transactions that can be sent on the bus to prevent any module's queue from overflowing.

摘要翻译： 共享总线系统，其具有总线和耦合到总线的一组客户端模块。 每个客户端模块都能够将总线上的事务发送到其他客户端模块，并从其他客户端模块接收总线上的事务处理。 每个模块都有一个队列，用于存储由模块接收的事务进行处理。 总线控制器限制可以在总线上发送的事务的类型，以防止任何模块的队列溢出。

公开(公告)号：US06088780A

公开(公告)日：2000-07-11

申请号：US829337

申请日：1997-03-31

申请人： Koichi Yamada ,  Gary N. Hammond ,  Jim Hays ,  Jonathan Kent Ross ,  Stephen Burger ,  William R. Bryg

发明人： Koichi Yamada ,  Gary N. Hammond ,  Jim Hays ,  Jonathan Kent Ross ,  Stephen Burger ,  William R. Bryg

IPC分类号： G06F12/10

CPC分类号： G06F12/1009 ,  G06F2212/652

摘要： A method and apparatus for implementing a page table walker that uses at least one of a default page size and a page size selected for a virtual address space to position a sliding field in a virtual address. According to one aspect of the invention, an apparatus for use in a computer system is provided that includes a page size storage area and a page table walker. The page size storage area is used to store a number of page sizes each selected for translating a different set of virtual addresses. The page table walker includes a selection unit coupled to the page size storage area, as well as a page entry address generator coupled to the selection unit. For each of the virtual address received, the selection unit positions a field in that virtual address based on the page size selected for translating the set of virtual addresses to which that virtual address belongs. In response to receiving the bits in the field identified for each of the virtual addresses, the page entry address generator identifies an entry in a page table based on those bits.

摘要翻译： 一种用于实现使用为虚拟地址空间选择的默认页面大小和页面大小中的至少一个来定位虚拟地址中的滑动字段的页表行进者的方法和装置。 根据本发明的一个方面，提供了一种在计算机系统中使用的装置，其包括页面大小存储区域和页表行进器。 页面大小存储区域用于存储每个被选择用于翻译不同虚拟地址集合的页面大小的数量。 页表步行器包括耦合到页面大小存储区域的选择单元以及耦合到选择单元的页面输入地址生成器。 对于接收到的每个虚拟地址，选择单元基于为了翻译该虚拟地址所属的虚拟地址集而选择的页面大小来定位该虚拟地址中的字段。 响应于接收到为每个虚拟地址标识的字段中的比特，页面入口地址生成器基于这些比特识别页表中的条目。