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    MASK-SHIFT-AWARE RC EXTRACTION FOR DOUBLE PATTERNING DESIGN
    1.
    发明申请
    MASK-SHIFT-AWARE RC EXTRACTION FOR DOUBLE PATTERNING DESIGN 有权
    MASK-SHIFT-AWARE RC提取双重图案设计

    公开(公告)号：US20120052422A1

    公开(公告)日：2012-03-01

    申请号：US12872938

    申请日：2010-08-31

    申请人： Lee-Chung Lu ,  Yi-Kan Cheng ,  Hsiao-Shu Chao ,  Ke-Ying Su ,  Cheng-Hung Yeh ,  Dian-Hau Chen ,  Ru-Gun Liu ,  Wen-Chun Huang

    发明人： Lee-Chung Lu ,  Yi-Kan Cheng ,  Hsiao-Shu Chao ,  Ke-Ying Su ,  Cheng-Hung Yeh ,  Dian-Hau Chen ,  Ru-Gun Liu ,  Wen-Chun Huang

    IPC分类号： G03C7/20

    CPC分类号： G03F1/70

    摘要： A method includes providing a layout of an integrated circuit design, and generating a plurality of double patterning decompositions from the layout, with each of the plurality of double patterning decompositions including patterns separated to a first mask and a second mask of a double patterning mask set. A maximum shift between the first and the second masks is determined, wherein the maximum shift is a maximum expected mask shift in a manufacturing process for implementing the layout on a wafer. For each of the plurality of double patterning decompositions, a worst-case performance value is simulated using mask shifts within a range defined by the maximum shift.

    摘要翻译： 一种方法包括提供集成电路设计的布局，以及从布局生成多个双重图案化分解，多个双重图案化分解中的每一个包括分离到第一掩模的图案和双图案掩模组的第二掩模 。 确定第一和第二掩模之间的最大偏移，其中最大偏移是用于在晶片上实现布局的制造过程中的最大预期掩模移位。 对于多个双重图案化分解中的每一个，使用由最大偏移限定的范围内的掩模移位来模拟最坏情况的性能值。

    Design Methods for E-Beam Direct Write Lithography
    2.
    发明申请
    Design Methods for E-Beam Direct Write Lithography 有权
    电子束直写光刻设计方法

    公开(公告)号：US20100205577A1

    公开(公告)日：2010-08-12

    申请号：US12617470

    申请日：2009-11-12

    申请人： Lee-Chung Lu ,  Yi-Kan Cheng ,  Ru-Gun Liu ,  Chih-Ming Lai

    发明人： Lee-Chung Lu ,  Yi-Kan Cheng ,  Ru-Gun Liu ,  Chih-Ming Lai

    IPC分类号： G06F17/50

    CPC分类号： B82Y40/00 ,  B82Y10/00 ,  G03F1/78 ,  H01J37/3174

    摘要： A method of forming integrated circuits for a wafer includes providing an E-Beam direct write (EBDW) system. A grid is generated for the wafer, wherein the grid includes grid lines. An integrated circuit is laid out for the wafer, wherein substantially no sensitive features in the integrated circuit cross the grid lines of the grid. An EBDW is performed on the wafer using the EBDW system.

    摘要翻译： 一种形成用于晶片的集成电路的方法包括提供电子束直接写入（EBDW）系统。 为晶片生成栅格，其中栅格包括栅格线。 为晶片布置了集成电路，其中集成电路中的基本上没有敏感特征跨越电网的栅格线。 使用EBDW系统在晶片上执行EBDW。

    Routing Method for Double Patterning Design
    3.
    发明申请
    Routing Method for Double Patterning Design 有权
    双重图案设计的路由方法

    公开(公告)号：US20100199253A1

    公开(公告)日：2010-08-05

    申请号：US12616956

    申请日：2009-11-12

    申请人： Yi-Kan Cheng ,  Lee-Chung Lu ,  Ru-Gun Liu ,  Chih-Ming Lai

    发明人： Yi-Kan Cheng ,  Lee-Chung Lu ,  Ru-Gun Liu ,  Chih-Ming Lai

    IPC分类号： G06F17/50

    CPC分类号： G03F7/70466 ,  G03F1/00 ,  G03F7/70433 ,  G03F7/705 ,  G06F17/5077 ,  G06F2217/12 ,  Y02P90/265

    摘要： A method of designing a double patterning mask set includes dividing a chip into a grid comprising grid cells; and laying out a metal layer of the chip. In substantially each of the grid cells, all left-boundary patterns of the metal layer are assigned with a first one of a first indicator and a second indicator, and all right-boundary patterns of the metal layer are assigned with a second one of the first indicator and the second indicator. Starting from one of the grid cells in a row, indicator changes are propagated throughout the row. All patterns in the grid cells are transferred to the double patterning mask set, with all patterns assigned with the first indicator transferred to a first mask of the double patterning mask set, and all patterns assigned with the second indicator transferred to a second mask of the double patterning mask set.

    摘要翻译： 一种设计双重图案掩模组的方法包括将芯片划分成包括栅格单元的栅格; 并布置芯片的金属层。 在基本上每个网格单元中，金属层的所有左边界图案被分配有第一指示符和第二指示符中的第一指示符，并且金属层的所有右边界图案被分配有第二指示符 第一指标和第二指标。 从一行中的一个网格单元开始，指示符更改在整行中传播。 将网格单元中的所有图案转移到双重图案掩模组，其中将分配有第一指示符的所有图案转移到双图案掩模组的第一掩模，并且将分配有第二指示符的所有图案转移到第二掩模 双重图案掩模套。

    Mask-shift-aware RC extraction for double patterning design
    4.
    发明授权
    Mask-shift-aware RC extraction for double patterning design 有权
    面罩移位感知RC提取双图案设计

    公开(公告)号：US08119310B1

    公开(公告)日：2012-02-21

    申请号：US12872938

    申请日：2010-08-31

    申请人： Lee-Chung Lu ,  Yi-Kan Cheng ,  Hsiao-Shu Chao ,  Ke-Ying Su ,  Cheng-Hung Yeh ,  Dian-Hau Chen ,  Ru-Gun Liu ,  Wen-Chun Huang

    发明人： Lee-Chung Lu ,  Yi-Kan Cheng ,  Hsiao-Shu Chao ,  Ke-Ying Su ,  Cheng-Hung Yeh ,  Dian-Hau Chen ,  Ru-Gun Liu ,  Wen-Chun Huang

    IPC分类号： G03F9/00 ,  G06F17/50

    CPC分类号： G03F1/70

    摘要： A method includes providing a layout of an integrated circuit design, and generating a plurality of double patterning decompositions from the layout, with each of the plurality of double patterning decompositions including patterns separated to a first mask and a second mask of a double patterning mask set. A maximum shift between the first and the second masks is determined, wherein the maximum shift is a maximum expected mask shift in a manufacturing process for implementing the layout on a wafer. For each of the plurality of double patterning decompositions, a worst-case performance value is simulated using mask shifts within a range defined by the maximum shift.

    摘要翻译： 一种方法包括提供集成电路设计的布局，以及从布局生成多个双重图案化分解，多个双重图案化分解中的每一个包括分离到第一掩模的图案和双图案掩模组的第二掩模 。 确定第一和第二掩模之间的最大偏移，其中最大偏移是用于在晶片上实现布局的制造过程中的最大预期掩模移位。 对于多个双重图案化分解中的每一个，使用由最大偏移限定的范围内的掩模移位来模拟最坏情况的性能值。

    Routing method for double patterning design
    5.
    发明授权
    Routing method for double patterning design 有权
    双图案设计的路由方法

    公开(公告)号：US08327301B2

    公开(公告)日：2012-12-04

    申请号：US12616956

    申请日：2009-11-12

    申请人： Yi-Kan Cheng ,  Lee-Chung Lu ,  Ru-Gun Liu ,  Chih-Ming Lai

    发明人： Yi-Kan Cheng ,  Lee-Chung Lu ,  Ru-Gun Liu ,  Chih-Ming Lai

    IPC分类号： G06F17/50

    CPC分类号： G03F7/70466 ,  G03F1/00 ,  G03F7/70433 ,  G03F7/705 ,  G06F17/5077 ,  G06F2217/12 ,  Y02P90/265

    摘要： In a method of designing a double patterning mask set, a chip is first divided into a grid that includes grid cells. A metal layer of the chip is laid out. In substantially each of the grid cells, all left-boundary patterns of the metal layer are assigned with a first indicator, and all right-boundary patterns of the metal layer are assigned with a second indicator. Starting from one of the grid cells in a row, indicator changes are propagated throughout the row. All patterns in the grid cells are transferred to the double patterning mask set. All patterns assigned with the first indicator are transferred to a first mask of the double patterning mask set, and all patterns assigned with the second indicator transferred to a second mask of the double patterning mask set.

    摘要翻译： 在设计双重图案掩模组的方法中，首先将芯片划分成包括网格单元的网格。 布置芯片的金属层。 在基本上每个网格单元中，金属层的所有左边界图案被分配有第一指示符，并且金属层的所有右边界图案被分配有第二指示符。 从一行中的一个网格单元开始，指示符更改在整行中传播。 网格单元中的所有图案都转移到双重图案掩模集合。 分配有第一指示符的所有图案被转移到双重图案掩模组的第一掩模，并且分配有第二指示符的所有图案被转移到双重图案掩模组的第二掩模。

    Methods for E-beam direct write lithography
    6.
    发明授权
    Methods for E-beam direct write lithography 有权
    电子束直写光刻方法

    公开(公告)号：US08214773B2

    公开(公告)日：2012-07-03

    申请号：US12617470

    申请日：2009-11-12

    申请人： Lee-Chung Lu ,  Yi-Kan Cheng ,  Ru-Gun Liu ,  Chih-Ming Lai

    发明人： Lee-Chung Lu ,  Yi-Kan Cheng ,  Ru-Gun Liu ,  Chih-Ming Lai

    IPC分类号： G06F17/50

    CPC分类号： B82Y40/00 ,  B82Y10/00 ,  G03F1/78 ,  H01J37/3174

    摘要： A method of forming integrated circuits for a wafer includes providing an E-Beam direct write (EBDW) system. A grid is generated for the wafer, wherein the grid includes grid lines. An integrated circuit is laid out for the wafer, wherein substantially no sensitive features in the integrated circuit cross the grid lines of the grid. An EBDW is performed on the wafer using the EBDW system.

    摘要翻译： 一种形成用于晶片的集成电路的方法包括提供电子束直接写入（EBDW）系统。 为晶片生成栅格，其中栅格包括栅格线。 为晶片布置了集成电路，其中集成电路中的基本上没有敏感特征跨越电网的栅格线。 使用EBDW系统在晶片上执行EBDW。

    Double patterning friendly lithography method and system
    7.
    发明授权
    Double patterning friendly lithography method and system 有权
    双重图案友好光刻方法和系统

    公开(公告)号：US08245174B2

    公开(公告)日：2012-08-14

    申请号：US12549087

    申请日：2009-08-27

    申请人： Yi-Kan Cheng ,  Ru-Gun Liu ,  Lee-Chung Lu

    发明人： Yi-Kan Cheng ,  Ru-Gun Liu ,  Lee-Chung Lu

    IPC分类号： G06F17/50

    CPC分类号： G06F17/5068

    摘要： A method includes receiving an identification of a plurality of cells to be included in an integrated circuit (IC) layout, including a list of pairs of cells within the plurality of cells to be connected to each other. First routing paths are identified, to connect a maximum number of the pairs of cells using one-dimensional (1-D) routing between cells within those pairs of cells. Second routing paths are selected from a predetermined set of two-dimensional (2-D) routing patterns to connect any of the pairs of cells which cannot be connected by 1-D routing. The first and second routing paths are output to a machine readable storage medium to be read by a control system for controlling a semiconductor fabrication process to fabricate the IC.

    摘要翻译： 一种方法包括接收要包括在集成电路（IC）布局中的多个单元的标识，包括要彼此连接的多个单元格内的单元对对的列表。 识别出第一路由路径，以便在这些小区对内的小区之间使用一维（1-D）路由连接最大数量的小区对。 从预定的二维（2-D）路由模式集合中选择第二路由路径，以连接不能通过1-D路由连接的任何一对小区。 第一和第二路由路径被输出到机器可读存储介质，以由用于控制制造IC的半导体制造工艺的控制系统读取。

    DOUBLE PATTERNING FRIENDLY LITHOGRAPHY METHOD AND SYSTEM
    8.
    发明申请
    DOUBLE PATTERNING FRIENDLY LITHOGRAPHY METHOD AND SYSTEM 有权
    双重图案友好的方法和系统

    公开(公告)号：US20110023002A1

    公开(公告)日：2011-01-27

    申请号：US12549087

    申请日：2009-08-27

    申请人： Yi-Kan Cheng ,  Ru-Gun Liu ,  Lee-Chung Lu

    发明人： Yi-Kan Cheng ,  Ru-Gun Liu ,  Lee-Chung Lu

    IPC分类号： G06F17/50

    CPC分类号： G06F17/5068

    摘要： A method includes receiving an identification of a plurality of cells to be included in an integrated circuit (IC) layout, including a list of pairs of cells within the plurality of cells to be connected to each other. First routing paths are identified, to connect a maximum number of the pairs of cells using one-dimensional (1-D) routing between cells within those pairs of cells. Second routing paths are selected from a predetermined set of two-dimensional (2-D) routing patterns to connect any of the pairs of cells which cannot be connected by 1-D routing. The first and second routing paths are output to a machine readable storage medium to be read by a control system for controlling a semiconductor fabrication process to fabricate the IC.

    摘要翻译： 一种方法包括接收要包括在集成电路（IC）布局中的多个单元的标识，包括要彼此连接的多个单元格内的单元对对的列表。 识别出第一路由路径，以便在这些小区对内的小区之间使用一维（1-D）路由连接最大数量的小区对。 从预定的二维（2-D）路由模式集合中选择第二路由路径，以连接不能通过1-D路由连接的任何一对小区。 第一和第二路由路径被输出到机器可读存储介质，以由用于控制制造IC的半导体制造工艺的控制系统读取。

    Method, Apparatus, and System for LPC Hot Spot Fix
    10.
    发明申请
    Method, Apparatus, and System for LPC Hot Spot Fix 有权
    LPC热点固定的方法，装置和系统

    公开(公告)号：US20070266352A1

    公开(公告)日：2007-11-15

    申请号：US11689197

    申请日：2007-03-21

    申请人： Yi-Kan Cheng ,  Chih-Ming Lai ,  Ru-Gun Liu

    发明人： Yi-Kan Cheng ,  Chih-Ming Lai ,  Ru-Gun Liu

    IPC分类号： G06F17/50

    CPC分类号： G06F17/5077

    摘要： Efficient and cost-effective systems and methods for detecting and correcting hot spots of semiconductor devices are disclosed. In one aspect, a method for creating a layout from a circuit design is described. The method includes applying a first set of hot spot conditions to a global route to produce a detailed route; applying a second set of hot spot conditions to the detailed route to produce a post-detailed route; and applying a third set of hot spot conditions to the post-detailed route to produce the layout. In another aspect, a method includes providing a circuit design; applying a first hot spot filter to a global routing of the circuit design to produce a detailed route; applying a less pessimistic, second hot spot filter to the detailed route to produce a post-detailed route; and performing a rip-up and reroute of the post-detailed route to produce a final layout.

    摘要翻译： 公开了用于检测和校正半导体器件的热点的高效且成本有效的系统和方法。 在一个方面，描述了一种用于从电路设计创建布局的方法。 该方法包括将第一组热点条件应用于全局路由以产生详细路由; 将第二组热点条件应用于详细路线以产生后详细路线; 以及将第三组热点条件应用于后详细路线以产生布局。 另一方面，一种方法包括提供电路设计; 将第一热点滤波器应用于电路设计的全局路由以产生详细的路由; 在详细的路线上应用较不悲观的第二热点过滤器，以产生详细的路线; 并执行后期详细路线的撤销和重新路线以产生最终布局。