公开(公告)号：US08119310B1

公开(公告)日：2012-02-21

申请号：US12872938

申请日：2010-08-31

申请人： Lee-Chung Lu ,  Yi-Kan Cheng ,  Hsiao-Shu Chao ,  Ke-Ying Su ,  Cheng-Hung Yeh ,  Dian-Hau Chen ,  Ru-Gun Liu ,  Wen-Chun Huang

发明人： Lee-Chung Lu ,  Yi-Kan Cheng ,  Hsiao-Shu Chao ,  Ke-Ying Su ,  Cheng-Hung Yeh ,  Dian-Hau Chen ,  Ru-Gun Liu ,  Wen-Chun Huang

IPC分类号： G03F9/00 ,  G06F17/50

CPC分类号： G03F1/70

摘要： A method includes providing a layout of an integrated circuit design, and generating a plurality of double patterning decompositions from the layout, with each of the plurality of double patterning decompositions including patterns separated to a first mask and a second mask of a double patterning mask set. A maximum shift between the first and the second masks is determined, wherein the maximum shift is a maximum expected mask shift in a manufacturing process for implementing the layout on a wafer. For each of the plurality of double patterning decompositions, a worst-case performance value is simulated using mask shifts within a range defined by the maximum shift.

摘要翻译： 一种方法包括提供集成电路设计的布局，以及从布局生成多个双重图案化分解，多个双重图案化分解中的每一个包括分离到第一掩模的图案和双图案掩模组的第二掩模 。 确定第一和第二掩模之间的最大偏移，其中最大偏移是用于在晶片上实现布局的制造过程中的最大预期掩模移位。 对于多个双重图案化分解中的每一个，使用由最大偏移限定的范围内的掩模移位来模拟最坏情况的性能值。

公开(公告)号：US20120052422A1

公开(公告)日：2012-03-01

申请号：US12872938

申请日：2010-08-31

申请人： Lee-Chung Lu ,  Yi-Kan Cheng ,  Hsiao-Shu Chao ,  Ke-Ying Su ,  Cheng-Hung Yeh ,  Dian-Hau Chen ,  Ru-Gun Liu ,  Wen-Chun Huang

发明人： Lee-Chung Lu ,  Yi-Kan Cheng ,  Hsiao-Shu Chao ,  Ke-Ying Su ,  Cheng-Hung Yeh ,  Dian-Hau Chen ,  Ru-Gun Liu ,  Wen-Chun Huang

IPC分类号： G03C7/20

CPC分类号： G03F1/70

摘要： A method includes providing a layout of an integrated circuit design, and generating a plurality of double patterning decompositions from the layout, with each of the plurality of double patterning decompositions including patterns separated to a first mask and a second mask of a double patterning mask set. A maximum shift between the first and the second masks is determined, wherein the maximum shift is a maximum expected mask shift in a manufacturing process for implementing the layout on a wafer. For each of the plurality of double patterning decompositions, a worst-case performance value is simulated using mask shifts within a range defined by the maximum shift.

摘要翻译： 一种方法包括提供集成电路设计的布局，以及从布局生成多个双重图案化分解，多个双重图案化分解中的每一个包括分离到第一掩模的图案和双图案掩模组的第二掩模 。 确定第一和第二掩模之间的最大偏移，其中最大偏移是用于在晶片上实现布局的制造过程中的最大预期掩模移位。 对于多个双重图案化分解中的每一个，使用由最大偏移限定的范围内的掩模移位来模拟最坏情况的性能值。

公开(公告)号：US20120131528A1

公开(公告)日：2012-05-24

申请号：US12953661

申请日：2010-11-24

申请人： Huang-Yu Chen ,  Fang-Yu Fan ,  Yuan-Te Hou ,  Lee-Chung Lu ,  Ru-Gun Liu ,  Ken-Hsien Hsieh ,  Lee Fung Song ,  Wen-Chun Huang ,  Li-Chun Tien

发明人： Huang-Yu Chen ,  Fang-Yu Fan ,  Yuan-Te Hou ,  Lee-Chung Lu ,  Ru-Gun Liu ,  Ken-Hsien Hsieh ,  Lee Fung Song ,  Wen-Chun Huang ,  Li-Chun Tien

IPC分类号： G06F17/50

CPC分类号： G06F17/5077 ,  G03F7/70433 ,  G03F7/70466

摘要： A method and apparatus for achieving multiple patterning compliant technology design layouts is provided. An exemplary method includes providing a routing grid having routing tracks; designating each of the routing tracks one of at least two colors; applying a pattern layout having a plurality of features to the routing grid, wherein each of the plurality of features corresponds with at least one routing track; and applying a feature splitting constraint to determine whether the pattern layout is a multiple patterning compliant layout. If the pattern layout is not a multiple patterning compliant layout, the pattern layout may be modified until a multiple patterning compliant layout is achieved. If the pattern layout is a multiple patterning compliant layout, the method includes coloring each of the plurality of features based on the color of each feature's corresponding at least one routing track, thereby forming a colored pattern layout, and generating at least two masks with the features of the colored pattern layout. Each mask includes features of a single color.

摘要翻译： 提供了一种用于实现多个图案化兼容技术设计布局的方法和装置。 示例性方法包括提供具有路由轨迹的路由网格; 指定每个路线轨道至少两种颜色之一; 将具有多个特征的图案布局应用于所述路由网格，其中所述多个特征中的每一个对应于至少一个路由轨道; 以及应用特征分解约束来确定所述图案布局是否是符合多重图案化的布局。 如果图案布局不是符合多重图案化的布局，则可以修改图案布局，直到实现多重图案化兼容布局。 如果图案布局是符合多重图案化的布局，则该方法包括基于每个特征对应的至少一个路线轨迹的颜色来着色多个特征中的每一个，从而形成彩色图案布局，并且生成至少两个具有 彩色图案布局的特点。 每个面具都包含单一颜色的特征。

公开(公告)号：US08418111B2

公开(公告)日：2013-04-09

申请号：US12953661

申请日：2010-11-24

申请人： Huang-Yu Chen ,  Fang-Yu Fan ,  Yuan-Te Hou ,  Lee-Chung Lu ,  Ru-Gun Liu ,  Ken-Hsien Hsieh ,  Lee Fung Song ,  Wen-Chun Huang ,  Li-Chun Tien

发明人： Huang-Yu Chen ,  Fang-Yu Fan ,  Yuan-Te Hou ,  Lee-Chung Lu ,  Ru-Gun Liu ,  Ken-Hsien Hsieh ,  Lee Fung Song ,  Wen-Chun Huang ,  Li-Chun Tien

IPC分类号： G06F17/50

CPC分类号： G06F17/5077 ,  G03F7/70433 ,  G03F7/70466

摘要： A method and apparatus for achieving multiple patterning compliant technology design layouts is provided. An exemplary method includes providing a routing grid having routing tracks; designating each of the routing tracks one of at least two colors; applying a pattern layout having a plurality of features to the routing grid, wherein each of the plurality of features corresponds with at least one routing track; and applying a feature splitting constraint to determine whether the pattern layout is a multiple patterning compliant layout. If the pattern layout is not a multiple patterning compliant layout, the pattern layout may be modified until a multiple patterning compliant layout is achieved. If the pattern layout is a multiple patterning compliant layout, the method includes coloring each of the plurality of features based on the color of each feature's corresponding at least one routing track, thereby forming a colored pattern layout, and generating at least two masks with the features of the colored pattern layout. Each mask includes features of a single color.

摘要翻译： 提供了一种用于实现多个图案化兼容技术设计布局的方法和装置。 示例性方法包括提供具有路由轨迹的路由网格; 指定每个路线轨道至少两种颜色之一; 将具有多个特征的图案布局应用于所述路由网格，其中所述多个特征中的每一个对应于至少一个路由轨道; 以及应用特征分解约束来确定所述图案布局是否是符合多重图案化的布局。 如果图案布局不是符合多重图案化的布局，则可以修改图案布局，直到实现多重图案化兼容布局。 如果图案布局是符合多重图案化的布局，则该方法包括基于每个特征对应的至少一个路线轨迹的颜色来着色多个特征中的每一个，从而形成彩色图案布局，并且生成至少两个具有 彩色图案布局的特点。 每个面具都包含单一颜色的特征。

公开(公告)号：US08631379B2

公开(公告)日：2014-01-14

申请号：US12702591

申请日：2010-02-09

申请人： Pi-Tsung Chen ,  Ming-Hui Chih ,  Ken-Hsien Hsieh ,  Wei-Long Wang ,  Wen-Chun Huang ,  Ru-Gun Liu ,  Tsai-Sheng Gau ,  Wen-Ju Yang ,  Gwan Sin Chang ,  Yung-Sung Yen

发明人： Pi-Tsung Chen ,  Ming-Hui Chih ,  Ken-Hsien Hsieh ,  Wei-Long Wang ,  Wen-Chun Huang ,  Ru-Gun Liu ,  Tsai-Sheng Gau ,  Wen-Ju Yang ,  Gwan Sin Chang ,  Yung-Sung Yen

IPC分类号： G06F17/50

CPC分类号： G06F17/5081

摘要： Various embodiments of the invention provide techniques to ensure a layout for an integrated circuit is split-able. In a method embodiment, a layout is generated in a customer site having a layout library as inputs wherein the library provides exemplary layouts that have been verified to be spit-able and that can be used and layouts that can cause conflicts to avoid. A real-time odd cycle checker is also provided in which the checker identifies in real time conflict areas and odd cycles as they arise during layout generation. To reduce memory usage layouts of various devices may be separated so that each individual layout or a small number of layouts, rather than a large layout for the whole application circuit, can be checked against conflicts. Once the layout is ready at the customer site, it is sent to the foundry site to be decomposed into two masks and taped-out. Other embodiments are also disclosed.

摘要翻译： 本发明的各种实施例提供了确保集成电路的布局是可分割的技术。 在方法实施例中，在具有布局库作为输入的客户站点中生成布局，其中库提供已经被验证为可以吐出并且可以被使用的示例性布局以及可能引起冲突的布局。 还提供了实时奇数周期检查器，其中检查器在布局生成期间出现时实时地识别冲突区域和奇数周期。 为了减少各种设备的存储器使用布局可以被分离，使得可以针对冲突来检查每个单独布局或少量布局而不是用于整个应用电路的大布局。 一旦布局在客户现场准备就绪，就将其发送到代工厂，将其分解成两个面具并进行录制。 还公开了其他实施例。

公开(公告)号：US08631360B2

公开(公告)日：2014-01-14

申请号：US13448977

申请日：2012-04-17

申请人： Hung-Chun Wang ,  Ming-Hui Chih ,  Yu-Po Tang ,  Chia-Ping Chiang ,  Feng-Ju Chang ,  Cheng Kun Tsai ,  Wen-Chun Huang ,  Ru-Gun Liu

发明人： Hung-Chun Wang ,  Ming-Hui Chih ,  Yu-Po Tang ,  Chia-Ping Chiang ,  Feng-Ju Chang ,  Cheng Kun Tsai ,  Wen-Chun Huang ,  Ru-Gun Liu

IPC分类号： G06F17/50

CPC分类号： G06F17/5081 ,  G03F1/36 ,  G03F1/70

摘要： A method for performing OPC and evaluating OPC solutions is disclosed. An exemplary method includes receiving a design database corresponding to an IC circuit mask. A first lithography simulation and evaluation is performed on the design database utilizing a first set of performance indexes. A modification is made to the design database based on a result of performing the first lithography simulation and evaluation. A second lithography simulation and evaluation is performed on the design database utilizing a second set of performance indexes to verify the modification. If necessary, the design database is modified again based on a result of the second lithography simulation and evaluation. The modified design database is provided to a mask manufacturer for manufacturing the mask corresponding to the modified design database.

摘要翻译： 公开了一种执行OPC和评估OPC解决方案的方法。 一种示例性方法包括接收对应于IC电路掩码的设计数据库。 使用第一组性能指标对设计数据库执行第一光刻模拟和评估。 基于执行第一光刻仿真和评估的结果对设计数据库进行修改。 使用第二组性能指标对设计数据库执行第二次光刻模拟和评估，以验证修改。 如果需要，基于第二光刻模拟和评估的结果再次修改设计数据库。 将修改后的设计数据库提供给掩模制造商以制造与修改的设计数据库相对应的掩模。

公开(公告)号：US20140013287A1

公开(公告)日：2014-01-09

申请号：US13544014

申请日：2012-07-09

申请人： Nian-Fuh Cheng ,  Yu-Po Tang ,  Chien-Fu Lee ,  Sheng-Wen Lin ,  Yong-Cheng Lin ,  Wen-Chun Huang ,  Ru-Gun Liu

发明人： Nian-Fuh Cheng ,  Yu-Po Tang ,  Chien-Fu Lee ,  Sheng-Wen Lin ,  Yong-Cheng Lin ,  Wen-Chun Huang ,  Ru-Gun Liu

IPC分类号： G06F17/50

CPC分类号： G03F7/70441 ,  G03F1/36 ,  G03F1/70

摘要： The present disclosure describes an OPC method of preparing data for forming a mask. The method includes setting a plurality of dissection points at the main feature and further includes setting a target point at the main feature. The method includes arranging the two dissection points crossing the main feature symmetrically each other. The method includes separating two adjacent dissection points at one side of the main feature by a maximum resolution of the mask writer. The method includes dividing the main feature into a plurality of segments using the dissection points. The method includes performing an OPC convergence simulation to a target point. The method includes correcting the segments belonging to an ambit of the target point and further includes correcting the segment shared by two ambits.

摘要翻译： 本公开描述了制备用于形成掩模的数据的OPC方法。 该方法包括在主要特征处设置多个解剖点，并且还包括在主要特征处设置目标点。 该方法包括将两个解剖点布置成彼此对称的主要特征。 该方法包括通过掩模写入器的最大分辨率在主要特征的一侧分离两个相邻的解剖点。 该方法包括使用解剖点将主要特征划分成多个段。 该方法包括对目标点执行OPC收敛模拟。 该方法包括校正属于目标点的范围的段，并且还包括校正由两个方位共享的段。

公开(公告)号：US20130292841A1

公开(公告)日：2013-11-07

申请号：US13464055

申请日：2012-05-04

申请人： Chih-Ming Lai ,  Wen-Chun Huang ,  Ru-Gun Liu ,  Pi-Tsung Chen

发明人： Chih-Ming Lai ,  Wen-Chun Huang ,  Ru-Gun Liu ,  Pi-Tsung Chen

IPC分类号： H01L21/768 ,  H01L23/48

CPC分类号： H01L23/5226 ,  H01L21/76816 ,  H01L23/5283 ,  H01L23/5329 ,  H01L23/53295 ,  H01L2924/0002 ,  H01L2924/00

摘要： The present disclosure provides an interconnect structure for a semiconductor device. The interconnect structure includes a first metal layer that contains a first metal line. The interconnect structure includes a dielectric layer located over the first metal layer. The dielectric layer contains a first sub-via electrically coupled to the first metal line and a second sub-via electrically coupled to the first sub-via. The second sub-via is different from the first sub-via. The interconnect structure includes a second metal layer located over the dielectric layer. The second metal layer contains a second metal line electrically coupled to the second sub-via. No other metal layer is located between the first metal layer and the second metal layer.

摘要翻译： 本公开提供了一种用于半导体器件的互连结构。 互连结构包括含有第一金属线的第一金属层。 互连结构包括位于第一金属层上方的电介质层。 电介质层包含电耦合到第一金属线的第一子通路和电耦合到第一子通路的第二子通路。 第二子通孔不同于第一子通孔。 互连结构包括位于电介质层上方的第二金属层。 第二金属层包含电耦合到第二子通孔的第二金属线。 第一金属层和第二金属层之间没有其他金属层。

公开(公告)号：US08381153B2

公开(公告)日：2013-02-19

申请号：US12884442

申请日：2010-09-17

申请人： Chia-Ping Chiang ,  Yu-Po Tang ,  Ming-Hui Chih ,  Cheng-Kun Tsai ,  Wei-Long Wang ,  Wen-Chun Huang ,  Ru-Gun Liu ,  Tsai-Sheng Gau ,  Cheng-Lung Tsai ,  Josh J. H. Feng ,  Bing-Syun Yeh ,  Jeng-Shiun Ho ,  Cheng-Cheng Kuo

发明人： Chia-Ping Chiang ,  Yu-Po Tang ,  Ming-Hui Chih ,  Cheng-Kun Tsai ,  Wei-Long Wang ,  Wen-Chun Huang ,  Ru-Gun Liu ,  Tsai-Sheng Gau ,  Cheng-Lung Tsai ,  Josh J. H. Feng ,  Bing-Syun Yeh ,  Jeng-Shiun Ho ,  Cheng-Cheng Kuo

IPC分类号： G06F17/50

CPC分类号： G06F17/5068 ,  G06F2217/12 ,  Y02P90/265

摘要： The present disclosure provides one embodiment of an integrated circuit (IC) design method. The method includes receiving an IC design layout having a plurality of main features; applying a main feature dissection to the main features of the IC design layout and generating sub-portions of the main features; performing an optical proximity correction (OPC) to the main features; performing a mask rule check (MRC) to a main feature of the IC design layout; and modifying one of the sub-portions of the main feature if the main feature fails the MRC.

摘要翻译： 本公开提供了集成电路（IC）设计方法的一个实施例。 该方法包括接收具有多个主要特征的IC设计布局; 将主要特征解剖应用于IC设计布局的主要特征，并生成主要特征的子部分; 对主要特征执行光学邻近校正（OPC）; 执行掩模规则检查（MRC）到IC设计布局的主要特征; 并且如果主要特征使MRC故障，则修改主要特征的一个子部分。

公开(公告)号：US08381139B2

公开(公告)日：2013-02-19

申请号：US13006608

申请日：2011-01-14

申请人： Burn Jeng Lin ,  Tsai-Sheng Gau ,  Ru-Gun Liu ,  Wen-Chun Huang

发明人： Burn Jeng Lin ,  Tsai-Sheng Gau ,  Ru-Gun Liu ,  Wen-Chun Huang

IPC分类号： G06F17/50

CPC分类号： H01L22/10 ,  G03F1/70 ,  G03F7/70433 ,  G03F7/70466 ,  G06F17/5036 ,  G06F17/5072 ,  G06F17/5081 ,  H01L21/31144 ,  H01L23/5226 ,  H01L2924/0002 ,  H01L2924/00

摘要： The embodiments of via mask splitting methods for double patterning technology described enable via patterning to align to a metal layer underneath or overlying to reduce overlay error and to increase via landing. If adjacent vias violate the G0-mask-split-rule for space or pitch (or both) between vias, the mask assignment of end vias are given higher priority to ensure good landing of end vias, since they are at higher risk of mislanding. The metal correlated via mask splitting methods enable better via performance, such as lower via resistance, and higher via yield.

摘要翻译： 所描述的用于双重图案化技术的通孔掩模分裂方法的实施例使得能够经由图案化以对准下面的金属层或覆盖以减少覆盖误差并增加通过着陆。 如果相邻的通孔违反了通孔之间的空间或间距（或两者）的G0-掩模分割规则，则优先考虑末端通孔的掩模分配，以确保最终通孔的良好着陆，因为它们具有较高的误放置风险。 通过掩模分离方法相关的金属能够实现更好的通过性能，例如较低的通孔电阻和较高的通孔产量。