公开(公告)号：US07873891B2

公开(公告)日：2011-01-18

申请号：US12114853

申请日：2008-05-05

申请人： Yuen H. Chan ,  Rajiv V. Joshi

发明人： Yuen H. Chan ,  Rajiv V. Joshi

IPC分类号： G01R31/28 ,  G06F11/00

CPC分类号： G11C29/02 ,  G11C29/021 ,  G11C29/026 ,  G11C29/028

摘要： A test circuit and programmable voltage divider that may be used in the test circuit. The programmable voltage divider develops a voltage difference signal that may be digitally selected. The test circuit may be used to test and characterize sense amplifiers. The programmable voltage divider develops a signal with a selected polarity and magnitude that is provided to a sense amplifier being tested. The sense amplifier is set and its output latched. The latch contents are checked against an expected value. The difference voltage may be changed and the path retested to find passing and failing points.

摘要翻译： 可以在测试电路中使用的测试电路和可编程分压器。 可编程分压器产生可以数字选择的电压差信号。 测试电路可用于测试和表征读出放大器。 可编程分压器产生具有所选极性和幅度的信号，该极性和幅度被提供给被测试的读出放大器。 读出放大器设置并输出锁存。 根据预期值检查锁存内容。 可以改变差值电压，重新测试路径以找到通过点和故障点。

公开(公告)号：US07295457B2

公开(公告)日：2007-11-13

申请号：US10950940

申请日：2004-09-27

申请人： Yuen H. Chan ,  Rajiv V. Joshi ,  Donald W. Plass

发明人： Yuen H. Chan ,  Rajiv V. Joshi ,  Donald W. Plass

IPC分类号： G11C11/00 ,  G11C8/00

CPC分类号： G11C8/08 ,  G11C11/412 ,  G11C11/417

摘要： A multi-threshold integrated circuit (IC) that may be supplied by multiple supplies, with an array of latches such as an array static random access memory (SRAM) cells and a CMOS SRAM with improved stability and reduced subthreshold leakage. Selected devices (NFETs and/or PFETs) in array cells and support logic, e.g., in the data path and in non-critical logic, are tailored for lower gate and subthreshold leakage. Normal base FETs have a base threshold and tailored FETs have a threshold above. In a multi-supply chip, circuits with tailored FETs are powered by an increased supply voltage.

摘要翻译： 可以由多个电源提供的多阈值集成电路（IC），具有诸如阵列静态随机存取存储器（SRAM）单元的锁存器阵列和具有改进的稳定性和减小的亚阈值泄漏的CMOS SRAM。 阵列单元中的选定器件（NFET和/或PFET）和支持逻辑，例如在数据通路和非关键逻辑中，都适用于较低的栅极和亚阈值泄漏。 正常基极FET具有基极阈值，并且定制的FET具有高于阈值。 在多电源芯片中，具有定制FET的电路由增加的电源电压供电。

公开(公告)号：US07170799B2

公开(公告)日：2007-01-30

申请号：US11055416

申请日：2005-02-10

申请人： Yuen H. Chan ,  Timothy J. Charest ,  Rajiv V. Joshi ,  Antonio Pelella

发明人： Yuen H. Chan ,  Timothy J. Charest ,  Rajiv V. Joshi ,  Antonio Pelella

IPC分类号： G11C7/00

CPC分类号： G11C11/417

摘要： A CMOS static random access memory (SRAM) and a bit select for the SRAM. The bit select includes a dual single-ended sense receiving a difference signal on a bit line pair and selectively sensing signals developing on each bit line independently of the other. Single ended outputs from the dual-ended sense are provided to an output driver. The output driver provides a pair of selectively-complementary output signals.

摘要翻译： CMOS静态随机存取存储器（SRAM）和SRAM的位选择。 位选择包括双位单端感测，其接收位线对上的差分信号，并且选择性地感测在每个位线上独立于另一位置产生的信号。 双端输出的单端输出提供给输出驱动器。 输出驱动器提供一对选择性互补的输出信号。

公开(公告)号：US07483322B2

公开(公告)日：2009-01-27

申请号：US11963794

申请日：2007-12-22

申请人： Rajiv V. Joshi ,  Qiuyi Ye ,  Yuen H. Chan ,  Anirudh Devgan

发明人： Rajiv V. Joshi ,  Qiuyi Ye ,  Yuen H. Chan ,  Anirudh Devgan

IPC分类号： G11C29/00

CPC分类号： G11C29/50 ,  G11C29/50012

摘要： A ring oscillator row circuit for evaluating memory cell performance provides for circuit delay and performance measurements in an actual memory circuit environment. A ring oscillator is implemented with a row of memory cells and has outputs connected to one or more bitlines along with other memory cells that are substantially identical to the ring oscillator cells. Logic may be included for providing a fully functional memory array, so that the cells other than the ring oscillator cells can be used for storage when the ring oscillator row wordlines are disabled. One or both power supply rails of individual cross-coupled inverter stages forming static memory cells used in the ring oscillator circuit may be isolated from each other in order to introduce a voltage asymmetry so that circuit asymmetry effects on delay can be evaluated.

摘要翻译： 用于评估存储单元性能的环形振荡器行电路在实际的存储器电路环境中提供电路延迟和性能测量。 环形振荡器用一行存储器单元实现，并且具有连接到一个或多个位线以及与环形振荡器单元基本相同的其它存储器单元的输出。 可以包括用于提供完全功能的存储器阵列的逻辑，使得当环形振荡器行字线被禁用时，除了环形振荡器单元之外的单元可以用于存储。 形成环形振荡器电路中使用的静态存储单元的各个交叉耦合的逆变器级的一个或两个电源轨可以彼此隔离，以引入电压不对称，从而可以评估电路不对称对延迟的影响。

公开(公告)号：US06934182B2

公开(公告)日：2005-08-23

申请号：US10678508

申请日：2003-10-03

申请人： Yuen H. Chan ,  Louis L. Hsu ,  Rajiv V. Joshi ,  Robert Chi-Foon Wong

发明人： Yuen H. Chan ,  Louis L. Hsu ,  Rajiv V. Joshi ,  Robert Chi-Foon Wong

IPC分类号： G11C11/41 ,  G11C11/00 ,  G11C11/412 ,  H01L21/8244 ,  H01L27/11

CPC分类号： G11C11/412

摘要： Methods for designing a 6T SRAM cell having greater stability and/or a smaller cell size are provided. A 6T SRAM cell has a pair access transistors (NFETs), a pair of pull-up transistors (PFETs), and a pair of pull-down transistors (NFETs), wherein the access transistors have a higher threshold voltage than the pull-down transistors, which enables the SRAM cell to effectively maintain a logic “0” during access of the cell thereby increasing the stability of the cell, especially for cells during “half select.” Further, a channel width of a pull-down transistor can be reduced thereby decreasing the size of a high performance six transistor SRAM cell without effecting cell the stability during access. And, by decreasing the cell size, the overall design layout of a chip may also be decreased.

摘要翻译： 提供了设计具有更大稳定性和/或更小单元尺寸的6T SRAM单元的方法。 6T SRAM单元具有一对存取晶体管（NFET），一对上拉晶体管（PFET）和一对下拉晶体管（NFET），其中存取晶体管具有比下拉电阻高的阈值电压 晶体管，这使得SRAM单元能够在单元访问期间有效地保持逻辑“0”，从而增加了单元的稳定性，特别是对于“半选择”期间的单元。 此外，可以减小下拉晶体管的沟道宽度，从而降低高性能六晶体管SRAM单元的尺寸，而不影响单元在访问期间的稳定性。 并且，通过减小单元尺寸，芯片的整体设计布局也可能降低。

公开(公告)号：US06868000B2

公开(公告)日：2005-03-15

申请号：US10436432

申请日：2003-05-12

申请人： Yuen H. Chan ,  Rajiv V. Joshi ,  Antonio R. Pelella

发明人： Yuen H. Chan ,  Rajiv V. Joshi ,  Antonio R. Pelella

IPC分类号： G11C11/412 ,  G11C11/00

CPC分类号： G11C11/412

摘要： A silicon on insulator (SOI) CMOS circuit, macro and integrated circuit (IC) chip. The chip or macro may include be an SRAM in partially depleted (PD) SOI CMOS. Most field effect transistors (FETs) do not have body contacts. FETs otherwise exhibiting a sensitivity to history effects have body contacts. The body contact for each such FET is connected to at least one other body contact. A back bias voltage may be provided to selected FETs.

摘要翻译： 绝缘体上硅（SOI）CMOS电路，宏和集成电路（IC）芯片。 芯片或宏可以包括部分耗尽（PD）SOI CMOS中的SRAM。 大多数场效应晶体管（FET）不具有主体接触。 否则表现出对历史影响敏感的场效应物体接触。 每个这样的FET的身体接触件连接到至少一个其他身体接触。 可以向所选择的FET提供背偏置电压。

公开(公告)号：US07787284B2

公开(公告)日：2010-08-31

申请号：US12133450

申请日：2008-06-05

申请人： Yuen H. Chan ,  Rajiv V. Joshi ,  Donald W. Plass

发明人： Yuen H. Chan ,  Rajiv V. Joshi ,  Donald W. Plass

IPC分类号： G11C11/00 ,  G11C8/00

CPC分类号： G11C8/08 ,  G11C11/412 ,  G11C11/417

摘要： A multi-threshold integrated circuit (IC) that may be supplied by multiple supplies, with an array of latches such as an array static random access memory (SRAM) cells and a CMOS SRAM with improved stability and reduced subthreshold leakage. Selected devices (NFETs and/or PFETs) in array cells and support logic, e.g., in the data path and in non-critical logic, are tailored for lower gate and subthreshold leakage. Normal base FETs have a base threshold and tailored FETs have a threshold above. In a multi-supply chip, circuits with tailored FETs are powered by an increased supply voltage.

摘要翻译： 可以由多个电源提供的多阈值集成电路（IC），具有诸如阵列静态随机存取存储器（SRAM）单元的锁存器阵列和具有改进的稳定性和减小的亚阈值泄漏的CMOS SRAM。 阵列单元中的选定器件（NFET和/或PFET）和支持逻辑，例如在数据通路和非关键逻辑中，都适用于较低的栅极和亚阈值泄漏。 正常基极FET具有基极阈值，并且定制的FET具有高于阈值。 在多电源芯片中，具有定制FET的电路由增加的电源电压供电。

公开(公告)号：US20080270864A1

公开(公告)日：2008-10-30

申请号：US12169664

申请日：2008-07-09

申请人： Yuen H. Chan ,  Rajiv V. Joshi

发明人： Yuen H. Chan ,  Rajiv V. Joshi

IPC分类号： G01R31/3177 ,  G06F11/25

CPC分类号： G11C29/02 ,  G11C29/021 ,  G11C29/026 ,  G11C29/028

摘要： A test circuit and programmable voltage divider that may be used in the test circuit. The programmable voltage divider develops a voltage difference signal that may be digitally selected. The test circuit may be used to test and characterize sense amplifiers. The programmable voltage divider develops a signal with a selected polarity and magnitude that is provided to a sense amplifier being tested. The sense amplifier is set and its output latched. The latch contents are checked against an expected value. The difference voltage may be changed and the path retested to find passing and failing points.

摘要翻译： 可以在测试电路中使用的测试电路和可编程分压器。 可编程分压器产生可以数字选择的电压差信号。 测试电路可用于测试和表征读出放大器。 可编程分压器产生具有所选极性和幅度的信号，该极性和幅度被提供给被测试的读出放大器。 读出放大器设置并输出锁存。 根据预期值检查锁存内容。 可以改变差值电压，重新测试路径以找到通过点和故障点。

公开(公告)号：US20080203980A1

公开(公告)日：2008-08-28

申请号：US12114853

申请日：2008-05-05

申请人： Yuen H. Chan ,  Rajiv V. Joshi

发明人： Yuen H. Chan ,  Rajiv V. Joshi

IPC分类号： G05F1/652

CPC分类号： G11C29/02 ,  G11C29/021 ,  G11C29/026 ,  G11C29/028

摘要： A test circuit and programmable voltage divider that may be used in the test circuit. The programmable voltage divider develops a voltage difference signal that may be digitally selected. The test circuit may be used to test and characterize sense amplifiers. The programmable voltage divider develops a signal with a selected polarity and magnitude that is provided to a sense amplifier being tested. The sense amplifier is set and its output latched. The latch contents are checked against an expected value. The difference voltage may be changed and the path retested to find passing and failing points.

摘要翻译： 可以在测试电路中使用的测试电路和可编程分压器。 可编程分压器产生可以数字选择的电压差信号。 测试电路可用于测试和表征读出放大器。 可编程分压器产生具有所选极性和幅度的信号，该极性和幅度被提供给被测试的读出放大器。 读出放大器设置并输出锁存。 根据预期值检查锁存内容。 可以改变差值电压，重新测试路径以找到通过点和故障点。

公开(公告)号：US06990038B1

公开(公告)日：2006-01-24

申请号：US11056803

申请日：2005-02-11

申请人： Yuen H. Chan ,  Timothy J. Charest ,  Rajiv V. Joshi ,  Rolf Sautter

发明人： Yuen H. Chan ,  Timothy J. Charest ,  Rajiv V. Joshi ,  Rolf Sautter

IPC分类号： G11C8/00

CPC分类号： G11C29/12015 ,  G11C8/16 ,  G11C11/41 ,  G11C11/417 ,  G11C29/32 ,  G11C2029/3202

摘要： A multi-port (e.g., two port) CMOS static random access memory (SRAM) with a local clock driver generating clocks for boundary latches. Local clocks select between address inputs clocked into the boundary latches. A read clock selects and latches a read address in the boundary latches. A second clock latches write addresses and, when appropriate, test data addresses.

摘要翻译： 具有为边界锁存器产生时钟的本地时钟驱动器的多端口（例如，两端口）CMOS静态随机存取存储器（SRAM）。 本地时钟选择时钟输入边界锁存器的地址输入。 读取时钟选择并锁存边界锁存器中的读取地址。 第二个时钟锁存写入地址，并在适当时锁定测试数据地址。