利索-全球专利检索

  1. 登录
  2. 注册

搜索结果

44 条记录 (耗时 0.025 秒)

    System and method for reducing leakage current of an integrated circuit
    1.
    发明申请
    System and method for reducing leakage current of an integrated circuit 审中-公开
    降低集成电路泄漏电流的系统和方法

    公开(公告)号：US20070152745A1

    公开(公告)日：2007-07-05

    申请号：US11322723

    申请日：2005-12-30

    申请人： Yung-Chin Hou ,  Carlos Diaz ,  Chung-Hsing Wang ,  Lee-Chung Lu

    发明人： Yung-Chin Hou ,  Carlos Diaz ,  Chung-Hsing Wang ,  Lee-Chung Lu

    IPC分类号： G05F1/10

    CPC分类号： G05F3/205

    摘要： The present invention discloses a system for reducing a leakage current of an integrated circuit coupled to a supply voltage source. The system includes a bias module, and a switch device serially coupled between the bias module and the integrated circuit. The bias module generates a bias voltage and the switch device is turned off for reducing the leakage current of the integrated circuit when the integrated circuit is in a sleep mode.

    摘要翻译： 本发明公开了一种用于减小耦合到电源电压源的集成电路的漏电流的系统。 该系统包括偏置模块和串联耦合在偏置模块和集成电路之间的开关装置。 偏置模块产生偏置电压，并且当集成电路处于睡眠模式时，开关装置关闭以减小集成电路的漏电流。

    Integrated circuit design in optical shrink technology node
    2.
    发明授权
    Integrated circuit design in optical shrink technology node 有权
    光收缩技术节点集成电路设计

    公开(公告)号：US08671367B2

    公开(公告)日：2014-03-11

    申请号：US12340294

    申请日：2008-12-19

    申请人： Chung-Hsing Wang ,  Lee-Chung Lu ,  Yung-Chin Hou ,  Lie-Szu Juang

    发明人： Chung-Hsing Wang ,  Lee-Chung Lu ,  Yung-Chin Hou ,  Lie-Szu Juang

    IPC分类号： G06F17/50

    CPC分类号： G06F17/5068 ,  G06F17/505

    摘要： Disclosed is a system, method, and computer-readable medium for designing a circuit and/or IC chip to be provided using an optical shrink technology node. Initial design data may be provided in a first technology node and through the use of embedding scaling factors in one or more EDA tools of the design flow, a design (e.g., mask data) can be generated for the circuit in an optical shrink technology node. Examples of EDA tools in which embedded scaling factors may be provided are simulation models and extraction tools including LPE decks and RC extraction technology files.

    摘要翻译： 公开了一种用于设计使用光收缩技术节点提供的电路和/或IC芯片的系统，方法和计算机可读介质。 可以在第一技术节点中提供初始设计数据，并且通过在设计流程的一个或多个EDA工具中使用嵌入缩放因子，可以为光收缩技术节点中的电路生成设计（例如，掩模数据） 。 可以提供嵌入式缩放因子的EDA工具的示例是包括LPE卡片和RC提取技术文件的模拟模型和提取工具。

    INTEGRATED CIRCUIT DESIGN IN OPTICAL SHRINK TECHNOLOGY NODE
    3.
    发明申请
    INTEGRATED CIRCUIT DESIGN IN OPTICAL SHRINK TECHNOLOGY NODE 有权
    光收缩技术节点集成电路设计

    公开(公告)号：US20090326873A1

    公开(公告)日：2009-12-31

    申请号：US12340294

    申请日：2008-12-19

    申请人： Chung-Hsing Wang ,  Lee-Chung Lu ,  Yung-Chin Hou ,  Lie-Szu Juang

    发明人： Chung-Hsing Wang ,  Lee-Chung Lu ,  Yung-Chin Hou ,  Lie-Szu Juang

    IPC分类号： G06F17/50

    CPC分类号： G06F17/5068 ,  G06F17/505

    摘要： Disclosed is a system, method, and computer-readable medium for designing a circuit and/or IC chip to be provided using an optical shrink technology node. Initial design data may be provided in a first technology node and through the use of embedding scaling factors in one or more EDA tools of the design flow, a design (e.g., mask data) can be generated for the circuit in an optical shrink technology node. Examples of EDA tools in which embedded scaling factors may be provided are simulation models and extraction tools including LPE decks and RC extraction technology files.

    摘要翻译： 公开了一种用于设计使用光收缩技术节点提供的电路和/或IC芯片的系统，方法和计算机可读介质。 可以在第一技术节点中提供初始设计数据，并且通过在设计流程的一个或多个EDA工具中使用嵌入缩放因子，可以为光收缩技术节点中的电路生成设计（例如，掩模数据） 。 可以提供嵌入式缩放因子的EDA工具的示例是包括LPE卡片和RC提取技术文件的模拟模型和提取工具。

    Power gating in integrated circuits for leakage reduction
    4.
    发明授权
    Power gating in integrated circuits for leakage reduction 有权
    集成电路中的电源门控用于泄漏减少

    公开(公告)号：US07913141B2

    公开(公告)日：2011-03-22

    申请号：US11505113

    申请日：2006-08-16

    申请人： Lee-Chung Yu ,  Chung-Hsing Wang ,  Yung-Chin Hou

    发明人： Lee-Chung Yu ,  Chung-Hsing Wang ,  Yung-Chin Hou

    IPC分类号： G01R31/3187 ,  G01R31/40

    CPC分类号： G01R31/31721

    摘要： A system is disclosed for reducing current leakages in an integrated circuit (IC), the system comprises one or more separated power supply lines connecting between one or more power sources and an isolated circuitry, one or more switches on the separated power supply lines for controlling the connections between the power sources and the isolated circuitry, and one or more controllers for turning the switches on or off according to one or more predetermined conditions.

    摘要翻译： 公开了一种用于减少集成电路（IC）中的电流泄漏的系统，该系统包括连接在一个或多个电源和隔离电路之间的一个或多个分开的电源线，分离的电源线上的一个或多个开关用于控制 电源和隔离电路之间的连接，以及根据一个或多个预定条件打开或关闭开关的一个或多个控制器。

    Method for non-shrinkable IP integration
    5.
    发明授权
    Method for non-shrinkable IP integration 有权
    不收缩IP集成方法

    公开(公告)号：US08504965B2

    公开(公告)日：2013-08-06

    申请号：US12895264

    申请日：2010-09-30

    申请人： Hung-Yi Liu ,  Chung-Hsing Wang ,  Yung-Chin Hou ,  Lie-Szu Juang

    发明人： Hung-Yi Liu ,  Chung-Hsing Wang ,  Yung-Chin Hou ,  Lie-Szu Juang

    IPC分类号： G06F17/50

    CPC分类号： G06F17/5022 ,  G06F2217/66

    摘要： A method of designing integrated circuits includes providing a design of an integrated circuit at a first scale, wherein the integrated circuit includes a shrinkable circuit including a first intellectual property (IP); and a non-shrinkable circuit including a second IP having a hierarchical structure. A marker layer is formed to cover the non-shrinkable circuit, wherein the shrinkable circuit is not covered by the marker layer. The electrical performance of the non-shrinkable circuit is simulated using a simulation tool, wherein the simulated non-shrinkable circuit is at a second scale smaller than the first scale.

    摘要翻译： 设计集成电路的方法包括以第一标度提供集成电路的设计，其中该集成电路包括包括第一知识产权（IP）的可收缩电路; 以及包括具有分层结构的第二IP的不可收缩电路。 形成标记层以覆盖不可收缩电路，其中可收缩电路不被标记层覆盖。 使用仿真工具模拟不可收缩电路的电气性能，其中模拟的不可收缩电路的尺寸比第一刻度小。

    Design Method for Non-Shrinkable IP Integration
    6.
    发明申请
    Design Method for Non-Shrinkable IP Integration 有权
    不可收缩的IP集成设计方法

    公开(公告)号：US20120084745A1

    公开(公告)日：2012-04-05

    申请号：US12895264

    申请日：2010-09-30

    申请人： Hung-Yi Liu ,  Chung-Hsing Wang ,  Yung-Chin Hou ,  Lie-Szu Juang

    发明人： Hung-Yi Liu ,  Chung-Hsing Wang ,  Yung-Chin Hou ,  Lie-Szu Juang

    IPC分类号： G06F17/50

    CPC分类号： G06F17/5022 ,  G06F2217/66

    摘要： A method of designing integrated circuits includes providing a design of an integrated circuit at a first scale, wherein the integrated circuit includes a shrinkable circuit including a first intellectual property (IP); and a non-shrinkable circuit including a second IP having a hierarchical structure. A marker layer is formed to cover the non-shrinkable circuit, wherein the shrinkable circuit is not covered by the marker layer. The electrical performance of the non-shrinkable circuit is simulated using a simulation tool, wherein the simulated non-shrinkable circuit is at a second scale smaller than the first scale.

    摘要翻译： 设计集成电路的方法包括以第一标度提供集成电路的设计，其中该集成电路包括包括第一知识产权（IP）的可收缩电路; 以及包括具有分层结构的第二IP的不可收缩电路。 形成标记层以覆盖不可收缩电路，其中可收缩电路不被标记层覆盖。 使用仿真工具模拟不可收缩电路的电气性能，其中模拟的不可收缩电路的尺寸比第一刻度小。

    Power gating in integrated circuits for leakage reduction
    7.
    发明申请
    Power gating in integrated circuits for leakage reduction 有权
    集成电路中的电源门控用于泄漏减少

    公开(公告)号：US20080082876A1

    公开(公告)日：2008-04-03

    申请号：US11505113

    申请日：2006-08-16

    申请人： Lee-Chung Yu ,  Chung-Hsing Wang ,  Yung-Chin Hou

    发明人： Lee-Chung Yu ,  Chung-Hsing Wang ,  Yung-Chin Hou

    IPC分类号： G01R31/28

    CPC分类号： G01R31/31721

    摘要： A system is disclosed for reducing current leakages in an integrated circuit (IC), the system comprises one or more separated power supply lines connecting between one or more power sources and an isolated circuitry, one or more switches on the separated power supply lines for controlling the connections between the power sources and the isolated circuitry, and one or more controllers for turning the switches on or off according to one or more predetermined conditions.

    摘要翻译： 公开了一种用于减少集成电路（IC）中的电流泄漏的系统，该系统包括连接在一个或多个电源和隔离电路之间的一个或多个分开的电源线，分离的电源线上的一个或多个开关用于控制 电源和隔离电路之间的连接，以及根据一个或多个预定条件打开或关闭开关的一个或多个控制器。

    Integrated Circuit Design using DFM-Enhanced Architecture
    8.
    发明申请
    Integrated Circuit Design using DFM-Enhanced Architecture 有权
    使用DFM增强架构的集成电路设计

    公开(公告)号：US20100281446A1

    公开(公告)日：2010-11-04

    申请号：US12708242

    申请日：2010-02-18

    申请人： Yung-Chin Hou ,  Lee-Chung Lu ,  Li-Chun Tien ,  Yi-Kan Cheng ,  Chun-Hui Tai ,  Ta-Pen Guo ,  Yuan-Te Hou

    发明人： Yung-Chin Hou ,  Lee-Chung Lu ,  Li-Chun Tien ,  Yi-Kan Cheng ,  Chun-Hui Tai ,  Ta-Pen Guo ,  Yuan-Te Hou

    IPC分类号： G06F17/50

    CPC分类号： G06F17/5068 ,  G06F2217/12 ,  Y02P90/265

    摘要： Integrated circuit libraries include a first standard cell having a first left boundary and a first right boundary, and a second standard cell having a second left boundary and a second right boundary. The first standard cell and the second standard cell are of a same cell variant. A first active region in the first standard cell has a different length of diffusion than a second active region in the second standard cell. The first active region and the second active region are corresponding active regions represented by a same component of a same circuit diagram representing both the first standard cell and the second standard cell.

    摘要翻译： 集成电路库包括具有第一左边界和第一右边界的第一标准单元，以及具有第二左边界和第二右边界的第二标准单元。 第一标准细胞和第二标准细胞具有相同的细胞变体。 第一标准单元中的第一有源区具有与第二标准单元中的第二有源区不同的扩散长度。 第一有源区和第二有源区是由表示第一标准单元和第二标准单元的相同电路图的相同分量表示的相应有源区。

    Layout architecture for improving circuit performance
    9.
    发明授权
    Layout architecture for improving circuit performance 有权
    用于提高电路性能的布局架构

    公开(公告)号：US07821039B2

    公开(公告)日：2010-10-26

    申请号：US12193354

    申请日：2008-08-18

    申请人： Li-Chun Tien ,  Lee-Chung Lu ,  Yung-Chin Hou ,  Chun-Hui Tai ,  Ta-Pen Guo ,  Sheng-Hsin Chen ,  Ping Chung Li

    发明人： Li-Chun Tien ,  Lee-Chung Lu ,  Yung-Chin Hou ,  Chun-Hui Tai ,  Ta-Pen Guo ,  Sheng-Hsin Chen ,  Ping Chung Li

    IPC分类号： H01L27/10 ,  H01L23/62 ,  H01L29/76 ,  H01L29/94 ,  H01L29/00

    CPC分类号： H01L27/092 ,  H01L27/0207

    摘要： An integrated circuit structure includes an integrated circuit structure including a PMOS transistor including a first gate electrode; a first source region; and a first drain region; an NMOS transistor including a second gate electrode, wherein the first gate electrode and the second gate electrode are portions of a gate electrode strip; a second source region; and a second drain region. No additional transistors are formed between the PMOS transistor and the NMOS transistor. The integrated circuit further includes a VDD power rail connected to the first source region; a VSS power rail connected to the second source region; and an interconnection port electrically connected to the gate electrode strip. The interconnection port is on an outer side of a MOS pair region including the PMOS transistor, the NMOS transistor, and the region between the PMOS transistor and the NMOS transistor. The portion of the gate electrode strip in the MOS pair region is substantially straight.

    摘要翻译： 集成电路结构包括集成电路结构，其包括：包括第一栅电极的PMOS晶体管; 第一源区; 和第一漏区; 包括第二栅电极的NMOS晶体管，其中所述第一栅电极和所述第二栅电极是栅电极条的部分; 第二源区; 和第二漏区。 在PMOS晶体管和NMOS晶体管之间不会形成附加的晶体管。 集成电路还包括连接到第一源极区的VDD电源轨; 连接到第二源区的VSS电力轨; 以及电连接到栅电极条的互连端口。 互连端口位于包括PMOS晶体管，NMOS晶体管以及PMOS晶体管和NMOS晶体管之间的区域的MOS对区域的外侧。 MOS对区域中的栅电极条的部分基本上是直的。

    Methods for Cell Boundary Isolation in Double Patterning Design
    10.
    发明申请
    Methods for Cell Boundary Isolation in Double Patterning Design 有权
    双重图案设计中细胞边界隔离的方法

    公开(公告)号：US20100196803A1

    公开(公告)日：2010-08-05

    申请号：US12616970

    申请日：2009-11-12

    申请人： Lee-Chung Lu ,  Yi-Kan Cheng ,  Yuan-Te Hou ,  Yung-Chin Hou ,  Li-Chun Tien

    发明人： Lee-Chung Lu ,  Yi-Kan Cheng ,  Yuan-Te Hou ,  Yung-Chin Hou ,  Li-Chun Tien

    IPC分类号： G03F1/00 ,  G06F17/50

    CPC分类号： G03F1/70 ,  G03F1/00

    摘要： A method of designing a double patterning mask set for a layout of a chip includes designing standard cells. In each of the standard cells, all left-boundary patterns are assigned with one of a first indicator and a second indicator, and all right-boundary patterns are assigned with an additional one of the first indicator and the second indicator. The method further includes placing the standard cells in a row of the layout of the chip. Starting from one of the standard cells in the row, indicator changes to the standard cells are propagated throughout the row. All patterns in the standard cells having the first indicator are transferred to a first mask of the double patterning mask set. All patterns in the standard cells having the second indicator are transferred to a second mask of the double patterning mask set.

    摘要翻译： 设计用于芯片布局的双重图案掩模组的方法包括设计标准单元。 在每个标准单元中，所有左边界图案被分配有第一指示符和第二指示符中的一个，并且所有右边图案都被分配有第一指示符和第二指示符中的另外一个。 该方法还包括将标准单元放置在芯片布局的一行中。 从行中的一个标准单元开始，标记单元的指示符更改在整行中传播。 具有第一指示符的标准单元中的所有图案被转移到双图案掩模组的第一掩模。 具有第二指示器的标准单元中的所有图案被转移到双重图案掩模组的第二掩模。