公开(公告)号：US5737755A

公开(公告)日：1998-04-07

申请号：US797995

申请日：1997-02-12

申请人： Zahir Ebrahim ,  Satyanarayana Nishtala ,  William Van Loo ,  Kevin Normoyle ,  Leslie Kohn ,  Louis F. Coffin, III

发明人： Zahir Ebrahim ,  Satyanarayana Nishtala ,  William Van Loo ,  Kevin Normoyle ,  Leslie Kohn ,  Louis F. Coffin, III

IPC分类号： G06F12/08 ,  G06F13/00

CPC分类号： G06F12/0808 ,  G06F12/0817

摘要： A computer system is disclosed including a memory subsystem and a processor subsystem having an external cache and an external mechanism for invalidating cached datablocks in the processor subsystem and for reducing false invalidation operations. The processor subsystem issues a write invalidate message to the memory subsystem that specifies a datablock and that includes an invalidate advisory indication that indicates whether the datablock is present in the external cache. The invalidate advisory indication determines whether the memory subsystem returns an invalidate message to the processor subsystem for the write invalidate operation.

摘要翻译： 公开了一种计算机系统，其包括存储器子系统和具有外部高速缓存的处理器子系统和用于使处理器子系统中的高速缓存的数据块无效并用于减少假无效操作的外部机制。 处理器子系统向指定数据块的存储器子系统发出写入无效消息，并且包括指示数据块是否存在于外部高速缓存中的无效咨询指示。 无效咨询指示确定存储器子系统是否向处理器子系统返回无效消息以用于写入无效操作。

公开(公告)号：US5706463A

公开(公告)日：1998-01-06

申请号：US854418

申请日：1997-05-12

申请人： Zahir Ebrahim ,  Satyanarayana Nishtala ,  William Van Loo ,  Kevin Normoyle ,  Leslie Kohn ,  Louis F. Coffin, III

发明人： Zahir Ebrahim ,  Satyanarayana Nishtala ,  William Van Loo ,  Kevin Normoyle ,  Leslie Kohn ,  Louis F. Coffin, III

IPC分类号： G06F12/08

CPC分类号： G06F12/0822 ,  G06F12/0815

摘要： A multi-processor computer system is disclosed that reduces the occurrences of invalidate and copyback operations through a memory interconnect by disabling a first write optimization of a cache coherency protocol for data that is not likely to be written by a requesting processor. Such data include read-only code segments. The code segments, including instructions and data, are shared among the multiple processors. The requesting processor generates a Read to Share Always request upon a cache miss of a read-only datablock, and generates a Read to Share request otherwise. The Read to Share Always request results in the datablock stored in cache memory being labeled as in a "shared" state, while the Read to Share request results in the datablock being labeled as in an "exclusive" state.

摘要翻译： 公开了一种多处理器计算机系统，其通过禁用用于不可能由请求处理器写入的数据的高速缓存一致性协议的第一写入优化来减少通过存储器互连的无效和复制操作的发生。 这样的数据包括只读代码段。 代码段（包括指令和数据）在多个处理器之间共享。 请求处理器在只读数据块的高速缓存未命中时生成“读取共享始终”请求，否则生成“读取共享”请求。 读共享始终请求将存储在高速缓冲存储器中的数据块中的结果标记为“共享”状态，而读共享请求导致数据块标记为“独占”状态。

公开(公告)号：US5919265A

公开(公告)日：1999-07-06

申请号：US653900

申请日：1996-05-28

申请人： Satyanarayana Nishtala ,  William Van Loo

发明人： Satyanarayana Nishtala ,  William Van Loo

IPC分类号： G06F13/42 ,  G06F1/10 ,  G06F1/12 ,  H04L7/00 ,  H04L7/02 ,  G06F1/04

CPC分类号： G06F1/10 ,  H04L7/0008 ,  H04L7/02

摘要： A system clock generator for a computer system to efficiently transfer data from a source subsystem to a destination subsystem of the computer system. The system clock generator generates a globally synchronized clock signal for the source subsystem and the destination subsystem. The source subsystem includes a clock generator for generating a source clk (SRC.sub.-- CLK) signal and a source-synchronous clock (SRC.sub.-- SYN.sub.-- CLK) signal for the source subsystem and destination subsystem, respectively. The SRC.sub.-- SYN.sub.-- CLK signal is generated whenever data is transferred from the source subsystem to the destination subsystem. Upon receiving the data and SRC.sub.-- SYN.sub.-- CLK signal from the source subsystem, the data is synchronized at the destination subsystem using the SRC.sub.-- SYN.sub.-- CLK signal. Since the source and destination subsystems are synchronized by the system clock signal, an incoming data stream can be synchronized within one system clock cycle. In one embodiment, data from two streams can be multiplexed and combined into a single data signal at the source subsystem, thereby increasing the bandwidth of the computer system to twice the frequency of the system clock generator.

摘要翻译： 一种用于计算机系统的系统时钟发生器，用于有效地将数据从源子系统传送到计算机系统的目的地子系统。 系统时钟发生器为源子系统和目标子系统生成全局同步的时钟信号。 源子系统包括用于分别为源子系统和目的地子系统产生源极（SRC-CLK）信号和源同步时钟（SRC-SYN-CLK）信号的时钟发生器。 无论何时数据从源子系统传输到目标子系统，都会产生SRC-SYN-CLK信号。 在从源子系统接收到数据和SRC-SYN-CLK信号时，使用SRC-SYN-CLK信号在目的地子系统同步数据。 由于源和目的地子系统由系统时钟信号同步，所以输入数据流可以在一个系统时钟周期内同步。 在一个实施例中，来自两个流的数据可以被多路复用并组合成在源子系统处的单个数据信号，从而将计算机系统的带宽增加到系统时钟发生器频率的两倍。

公开(公告)号：US5845325A

公开(公告)日：1998-12-01

申请号：US46476

申请日：1993-04-13

申请人： William Van Loo ,  John Watkins ,  Robert Garner ,  William Joy ,  Joseph Moran ,  William Shannon ,  Ray Cheng

发明人： William Van Loo ,  John Watkins ,  Robert Garner ,  William Joy ,  Joseph Moran ,  William Shannon ,  Ray Cheng

IPC分类号： G06F12/08 ,  G06F12/10 ,  G06F15/16

CPC分类号： G06F12/1063 ,  G06F12/0842 ,  G06F12/0891

摘要： Hardware and software improvements in workstations which utilize virtual addressing in multi-user operating systems with write back caches, including operating systems which allow each user to have multiple active processes. In virtual addressing, multi-user workstations, system performance may be improved significantly by including a virtual address write back cache as one of the system elements. Data protection and the reassignment of virtual addresses are supported within such a system as well. Multiple active processes, each with its own virtual address space, and an operating system shared by those processes in a manner which is invisible to user programs. Cache "Flush" logic is used to remove selected blocks from the virtual cache when virtual addresses are to be reassigned.

摘要翻译： 在具有回写高速缓存的多用户操作系统中利用虚拟寻址的工作站中的硬件和软件改进，包括允许每个用户具有多个活动进程的操作系统。 在虚拟寻址中，多用户工作站可以通过将虚拟地址回写缓存作为系统元素之一来显着提高系统性能。 在这样的系统中也支持数据保护和虚拟地址的重新分配。 多个活动进程，每个都具有自己的虚拟地址空间，以及这些进程以用户程序不可见的方式共享的操作系统。 当虚拟地址被重新分配时，缓存“Flush”逻辑用于从虚拟缓存中删除所选的块。