公开(公告)号：WO2003105156A1

公开(公告)日：2003-12-18

申请号：PCT/JP2003/006905

申请日：2003-06-02

Applicant: 松下電器産業株式会社 ,  豊田 健治 ,  森田 清之

Inventor： 豊田 健治 ,  森田 清之

IPC: G11C11/15

CPC classification number: G11C13/0004 ,  G11C14/00 ,  G11C14/0063 ,  G11C14/0072 ,  G11C14/0081 ,  G11C14/009

Abstract: 各々のゲート及びドレインが接続されて第１のインバータを構成する第１及び第２のトランジスタ（１０１、１０２）、各々のゲート及びドレインが相互に接続されて第２のインバータを構成する第３及び第４のトランジスタ（１０３、１０４）、ゲートにワード線（１０７）が接続され、第１のビット線（１０８）と第２のインバータの入力端子との間に接続される第５のトランジスタ（１０５）、ゲートにワード線（１０７）が接続され、第２のビット線（１０９）と第１のインバータの入力端子との間に接続される第６のトランジスタ（１０６）、第１及び第２のインバータの各々と直列接続される第１及び第２の抵抗素子（１１４、１１５）を備え、第１のインバータの入力及び出力端子が各々第２のインバータの出力及び入力端子と接続され、接地線（１１１）に接続する第１及び第２の抵抗素子（１１４、１１５）の抵抗値が電気的に変更可能である不揮発性メモリ回路。

Abstract translation: 非易失性存储器电路包括第一和第二晶体管（101,102），其栅极和漏极连接成构成第一反相器，第三和第四晶体管（103,104）的栅极和漏极与 彼此构成第二反相器，其栅极连接到字线（107）并连接在第一位线（108）和第二反相器的输入端子之间的第五晶体管（105），第六晶体管 晶体管（106），其栅极连接到字线（107），并连接在第二位线（109）和第一反相器的输入端之间;以及第一和第二电阻元件（114,115），其连接 分别与第一和第二变频器串联。 第一反相器的输入端子和输出端子分别连接到第二反相器的输出端子和输入端子。 连接到接地线（111）的第一和第二电阻元件（114,115）具有可电气改变的电阻值。

公开(公告)号：WO2003079368A1

公开(公告)日：2003-09-25

申请号：PCT/US2003/007642

申请日：2003-03-11

Applicant: INTEL CORPORATION

Inventor： CLARK, Lawrence ,  RICCI, Franco

IPC: G11C11/412

CPC classification number: G11C14/00

Abstract: An integrated circuit having CMOS transistors processed with different gate-oxide thicknesses. The transistors having the thinner gate-oxide may be used to generate data values that may be stored by the transistors having the thicker gate-oxides. The thicker gate-oxides may reduce gate leakage currents during a system standby mode.

Abstract translation: 具有以不同栅氧化物厚度处理的CMOS晶体管的集成电路。 具有较薄栅极氧化物的晶体管可用于产生可由具有较厚栅极氧化物的晶体管存储的数据值。 较厚的栅极氧化物可能在系统待机模式期间减小栅极泄漏电流。

公开(公告)号：WO00070622A1

公开(公告)日：2000-11-23

申请号：PCT/JP1999/002505

申请日：1999-05-14

IPC: G11C11/22 ,  G11C11/412 ,  G11C14/00 ,  G11C11/41

CPC classification number: G11C11/22 ,  G11C11/412 ,  G11C14/00 ,  Y10S257/903

Abstract: There are disclosed a circuit including a device, represented by a PLED device, having a storage node with little leak and to be incorporated in a flip-flop, a nonvolatile SRAM operating at high speed, and a flip-flop also operating at high speed. A representative mode of the invention is a storage circuit characterized by comprising a storage device which has a first path for first charged carriers, a first node for storing charge for generating an electric field for changing the conductivity of the first path, and a barrier structure movable in response to an applied voltage so that second charged carriers are stored in the first node and a second node from which information stored in the first node is steadily output. The SRAM and flip-flop include such a storage circuit as a basic circuit.

Abstract translation: 公开了一种包括由PLED器件表示的器件的电路，其具有漏泄少且被并入触发器的存储节点，高速工作的非易失性SRAM以及高速工作的触发器 。 本发明的代表性模式是一种存储电路，其特征在于包括：具有用于第一带电载波的第一路径的存储装置，用于存储用于产生用于改变第一路径的导电性的电场的电荷的第一节点;以及屏障结构 可响应于所施加的电压移动，使得第二充电载体被存储在第一节点中，并且第二节点从第二节点稳定地输出存储在第一节点中的信息。 SRAM和触发器包括诸如基本电路的存储电路。

公开(公告)号：WO1995022144A1

公开(公告)日：1995-08-17

申请号：PCT/US1995001437

申请日：1995-02-02

Applicant: ATMEL CORPORATION

Inventor： ATMEL CORPORATION ,  PATHAK, Saroj ,  PAYNE, James, E.

IPC: G11C11/34

CPC classification number: G11C14/00 ,  G11C14/0063

Abstract: A non-volatile, low, and zero power, high speed self-sensing programmable device and architecture including a non-volatile self-sensing cell (10). The non-volatile self-sensing cell (10) is connected out of the speed path of the programmable device, permitting rapid, non-volatile programming and reading operations to be conducted. According to one version, two self-sensing cells are provided with a means for selecting one of the cells for programming or read operation. Each non-volatile self-sensing cell includes a latch having cross-coupled, pull-up transistors (12 and 14) and non-volatile pull-down cells (16 and 18). The cross-coupled pull-up transistors (12 and 14) are field effect transistors having gates which are connected to the opposite sources of the cross-coupled pull-up transistors.

Abstract translation: 一种非易失性，低功率和零功率的高速自感知可编程器件和架构，包括非易失性自感知单元（10）。 非易失性自感应单元（10）连接在可编程装置的速度路径之外，允许进行快速，非易失性的编程和读取操作。 根据一个版本，两个自感应单元被提供有用于选择一个单元以进行编程或读取操作的装置。 每个非易失性自感应单元包括具有交叉耦合的上拉晶体管（12和14）和非易失性下拉单元（16和18）的锁存器。 交叉耦合上拉晶体管（12和14）是具有连接到交叉耦合上拉晶体管的相反源极的栅极的场效应晶体管。

公开(公告)号：WO1981003393A1

公开(公告)日：1981-11-26

申请号：PCT/US1981000647

申请日：1981-05-14

Applicant: NCR CORP

Inventor： NCR CORP ,  VELTHOVEN A

IPC: G11C13/00

CPC classification number: G11C11/403 ,  G11C14/00 ,  G11C16/0466 ,  H01L27/108

Abstract: The invention is concerned with the problem of reducing the chip area occupied by volatile/nonvolatile dynamic RAM (random access memory) cells. A volatile/non-volatile dynamic RAM cell (30, 80) includes a storage capacitor (32) for volatilely storing binary information during normal RAM operation; an alterable-threshold storage capacitor (33A or 83) for non-volatilely storing the information in non-volatile fashion during poweroff conditions; and an energy barrier (33F or 45) between the two capacitors. Information can be restored to the volatile capacitor either by CCD charge transfer or by charge-pumped operation. The energy barrier facilitates efficient charge pumped restore of information. In one embodiment, the energy barrier is a high concentration substrate surface region (45) having the same conductivity type as the substrate. Alternatively, the alterable-threshold non-volatile capacitor and the energy barrier are provided by a split-gate capacitor (33) which has an alterable threshold non-volatile section (33A) (the non-volatile capacitor) and a non-alterable threshold section (33F) (the energy barrier). The cells may be arranged in an array.

Abstract translation: 本发明涉及减少由易失性/非易失性动态RAM（随机存取存储器）单元占用的芯片面积的问题。 易失性/非易失性动态RAM单元（30,80）包括用于在正常RAM操作期间用于挥发地存储二进制信息的存储电容器（32） 用于在断电条件期间以非易失性方式非易失地存储信息的可变阈值存储电容器（33A或83） 和两个电容器之间的能量势垒（33F或45）。 信息可以通过CCD电荷转移或电荷泵送操作恢复到易失性电容器。 能量屏障有助于有效的电荷泵浦恢复信息。 在一个实施例中，能量势垒是具有与衬底相同的导电类型的高浓度衬底表面区域（45）。 替代地，可变阈值非易失性电容器和能量势垒由具有可变阈值非易失性部分（33A）（非易失性电容器）和不可更改阈值的分离栅极电容器（33）提供， （33F）（能量屏障）。 单元可以排列成阵列。

公开(公告)号：WO1979000097A1

公开(公告)日：1979-03-08

申请号：PCT/US1978000062

申请日：1978-08-07

Applicant: PHOTOVOLTAIC CERAMICS CORP

Inventor： PHOTOVOLTAIC CERAMICS CORP ,  BRODY P

IPC: G11C11/42

CPC classification number: G11C14/00 ,  G11B9/02 ,  G11B11/08

Abstract: A data recording and read-out apparatus and method in which a ferroelectric ceramic substrate (5) is remanently polarized to store information. Upon being illuminated, the substrate produces a photovoltaic voltage, which is detected to effect read-out. A disk (1) of ferroelectric ceramic material (5) to which information is entered by spiral tracking, either in a single track or in multiple tracks. A self-scanning data record comprised of a plurality of ferroelectric ceramic cells (20) which are remanently polarized, and which are read out by a register (22).

Abstract translation: 一种数据记录和读出装置和方法，其中铁电陶瓷衬底（5）被剩余极化以存储信息。 在被照亮时，衬底产生光伏电压，其被检测以实现读出。 通过螺旋跟踪输入信息的铁电陶瓷材料（5）的盘（1），在单个轨道或多个轨道中。 一种自扫描数据记录，由残留极化的多个铁电陶瓷电池组成，并由寄存器（22）读出。