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    ROW REPAIR OF CORRECTED MEMORY ADDRESS
    33.
    发明申请
    ROW REPAIR OF CORRECTED MEMORY ADDRESS 审中-公开
    修正存储器地址的行修复

    公开(公告)号：WO2017131700A1

    公开(公告)日：2017-08-03

    申请号：PCT/US2016/015373

    申请日：2016-01-28

    Applicant: HEWLETT PACKARD ENTERPRISE DEVELOPMENT LP

    Inventor： POPE, Eric L.

    IPC: G11C29/44 ,  G11C29/52

    CPC classification number: G11C29/44 ,  G11C29/46 ,  G11C29/52 ,  G11C29/70 ,  G11C2029/0409 ,  G11C2029/0411 ,  G11C2029/4402

    Abstract: Addresses of memory cells that have errors corrected by error correction operations are evaluated to identify a failed row of memory. A post package repair is implemented on the failed row with a method comprising obtaining indications of the error correction operations, logging addresses of memory cells having errors corrected by the error correction operations, evaluating the addresses to identify the failed row, and implementing the post package repair operation on the failed row.

    Abstract translation: 评估通过纠错操作纠正了错误的存储器单元的地址以识别存储器的失败行。 利用包括获得错误校正操作的指示，记录具有由纠错操作校正的错误的存储器单元的地址，评估地址以识别失败的行以及实现后置封装的方法来在失败的行上实施后封装修复 修复失败的行上的操作。

    ADAPTIVE ERROR CORRECTION IN MEMORY DEVICES
    35.
    发明申请
    ADAPTIVE ERROR CORRECTION IN MEMORY DEVICES 审中-公开
    内存设备中的自适应错误校正

    公开(公告)号：WO2016209586A1

    公开(公告)日：2016-12-29

    申请号：PCT/US2016/035513

    申请日：2016-06-02

    Applicant: INTEL CORPORATION

    Inventor： NAEIMI, Helia ,  WU, Wei ,  TOMISHIMA, Shigeki ,  LU, Shih-Lien

    IPC: G11C29/12 ,  G11C29/00 ,  G06F11/10

    CPC classification number: G06F11/1048 ,  G11C11/1673 ,  G11C11/1675 ,  G11C29/52 ,  G11C2029/0411

    Abstract: Some embodiments include apparatuses and methods having an interface to receive information from memory cells, the memory cells configured to have a plurality of states to indicate values of information stored in the memory cells, and a control unit to monitor errors in information retrieved from the memory cells. Based on the errors in the information, the control unit generates control information to cause the memory cell to change to from a state among the plurality of states to an additional state. The additional state is different from the plurality of states.

    Abstract translation: 一些实施例包括具有从存储器单元接收信息的接口的设备和方法，所述存储器单元被配置为具有多个状态以指示存储在存储器单元中的信息的值;以及控制单元，用于监视从存储器检索的信息中的错误 细胞。 基于信息中的错误，控制单元生成控制信息以使存储单元从多个状态之间的状态变为附加状态。 附加状态与多个状态不同。

    SYSTEM-LEVEL VALIDATION OF SYSTEMS-ON-A-CHIP (SOC)
    36.
    发明申请
    SYSTEM-LEVEL VALIDATION OF SYSTEMS-ON-A-CHIP (SOC) 审中-公开
    系统级芯片（SOC）系统级验证

    公开(公告)号：WO2016200718A1

    公开(公告)日：2016-12-15

    申请号：PCT/US2016/035963

    申请日：2016-06-06

    Applicant: THE BOARD OF TRUSTEES OF THE LELAND STANFORD JUNIOR UNIVERSITY

    Inventor： MITRA, Subhasish ,  CAMPBELL, Keith ,  LIN, David ,  CHEN, Deming

    IPC: G01R31/28 ,  G11C29/56 ,  G11C99/00 ,  G06F11/22

    CPC classification number: G06F17/5022 ,  G06F11/00 ,  G06F11/07 ,  G06F11/27 ,  G06F11/3648 ,  G11C29/56 ,  G11C99/00 ,  G11C2029/0411

    Abstract: Disclosed are improved methods and structures for verifying integrated circuits and in particular systems-on-a-chip constructed therefrom. Our methods - which we call Quick Error Detection - Hardware (QED-H) - advantageously quickly detect and fix anomalies (bugs) within SoC hardware components - and in particular customized SoC hardware components that are not necessarily software programmable. Of further advantage, methods according to the present disclosure are compatible with existing Quick Error Detection (QED) techniques while being extensible to target software-programmable components as well. In sharp contrast to prior art methods, method(s) according to the present disclosure represent a new system validation methodology that builds validation checks in both software and hardware components seamlessly and systematically, thus enabling extremely quick error detection and localization for all digital components of the entire SoC advantageously producing productivity and time-to-market gains.

    Abstract translation: 公开了用于验证集成电路，特别是由其构成的片上系统的改进的方法和结构。 我们称之为快速错误检测 - 硬件（QED-H）的方法有利于快速检测和修复SoC硬件组件中的异常（bug），特别是不一定是软件可编程的定制SoC硬件组件。 更进一步的优点是，根据本公开的方法与现有的快速错误检测（QED）技术兼容，同时可扩展以对软件可编程组件进行目标。 与现有技术方法形成鲜明对比的是，根据本公开的方法代表了一种新的系统验证方法，其无缝地和系统地在软件和硬件组件中建立验证检查，从而使得能够对所有数字组件进行极快速的错误检测和定位 整个SoC有利于生产率和上市时间的增长。

    ON-DIE ECC WITH ERROR COUNTER AND INTERNAL ADDRESS GENERATION
    37.
    发明申请
    ON-DIE ECC WITH ERROR COUNTER AND INTERNAL ADDRESS GENERATION 审中-公开
    带有错误计数器和内部地址生成的直插式ECC

    公开(公告)号：WO2016196378A1

    公开(公告)日：2016-12-08

    申请号：PCT/US2016/034849

    申请日：2016-05-27

    Applicant: INTEL CORPORATION

    Inventor： HALBERT, John, B. ,  BAINS, Kuljit, S.

    IPC: G06F11/10

    CPC classification number: G06F11/1068 ,  G06F11/1048 ,  G11C11/40 ,  G11C29/42 ,  G11C29/44 ,  G11C29/52 ,  G11C29/56008 ,  G11C2029/0411

    Abstract: A memory subsystem enables managing error correction information. A memory device internally performs error detection for a range of memory locations, and increments an internal count for each error detected. The memory device includes ECC logic to generate an error result indicating a difference between the internal count and a baseline number of errors preset for the memory device. The memory device can provide the error result to an associated host of the system to expose only a number of errors accumulated without exposing internal errors from prior to incorporation into a system. The memory device can be made capable to generate internal addresses to execute commands received from the memory controller. The memory device can be made capable to reset the counter after a first pass through the memory area in which errors are counted.

    Abstract translation: 存储器子系统能够管理纠错信息。 内存设备内部对一系列内存位置执行错误检测，并为检测到的每个错误增加内部计数。 存储器件包括ECC逻辑，用于产生指示内存计数与为存储器件预设的基准线数之间的差异的错误结果。 存储器装置可以向系统的相关联的主机提供错误结果，以仅暴露出许多累积的错误，而不会将内部错误暴露于系统之前。 可以使存储器件能够产生内部地址以执行从存储器控制器接收的命令。 可以使存储器件能够在首次通过其中计数错误的存储区域之后复位计数器。

    メモリ装置
    38.
    发明申请
    メモリ装置 审中-公开
    内存设备

    公开(公告)号：WO2016185574A1

    公开(公告)日：2016-11-24

    申请号：PCT/JP2015/064409

    申请日：2015-05-20

    Applicant: 株式会社日立製作所

    Inventor： 守時　直樹 ,  半澤　悟

    IPC: G06F12/16 ,  G11C11/15

    CPC classification number: G11C7/1051 ,  G01R33/091 ,  G06F12/16 ,  G11C5/143 ,  G11C7/1096 ,  G11C11/02 ,  G11C11/15 ,  G11C11/1677 ,  G11C11/1693 ,  G11C29/12 ,  G11C29/52 ,  G11C2029/0411 ,  G11C2029/1208

    Abstract: 本発明の一実施形態に係るメモリ装置は、磁気メモリを用いたメモリチップと、当該メモリチップへの読み書きを制御するメモリコントローラを有する。メモリコントローラは、メモリコントローラ外部からのリード要求を受領すると、メモリチップにリードコマンドを送信することで、メモリチップ内のデータを読み出す。またメモリコントローラはメモリチップの各領域に対して更新コマンドを送信することで、メモリチップに格納されたデータの書き戻しを行う。

    Abstract translation: 根据本发明的一个实施例的存储器件具有使用磁存储器的存储器芯片和用于控制对存储器芯片的读/写的存储器控​​制器。 当从存储器控制器的外部接收到读取请求时，存储器控制器将读取命令发送到存储器芯片，从而从存储器芯片内部读取数据。 存储器控制器还向存储器芯片的每个区域发送更新命令，从而将存储在存储器芯片中的数据写回。

    STORAGE EMULATION IN A STORAGE CONTROLLER
    39.
    发明申请
    STORAGE EMULATION IN A STORAGE CONTROLLER 审中-公开
    存储控制器中的存储仿真

    公开(公告)号：WO2016154083A1

    公开(公告)日：2016-09-29

    申请号：PCT/US2016/023351

    申请日：2016-03-21

    Applicant: BURLYWOOD, LLC

    Inventor： EARHART, Tod, R.

    IPC: G11C8/00

    CPC classification number: G06F11/1068 ,  G06F3/0608 ,  G06F3/0613 ,  G06F3/0616 ,  G06F3/0619 ,  G06F3/0626 ,  G06F3/064 ,  G06F3/0644 ,  G06F3/0658 ,  G06F3/0659 ,  G06F3/0664 ,  G06F3/0679 ,  G06F3/068 ,  G06F11/1048 ,  G06F12/08 ,  G06F2212/1036 ,  G06F2212/1044 ,  G06F2212/151 ,  G06F2212/214 ,  G06F2212/261 ,  G06F2212/7208 ,  G11C29/52 ,  G11C2029/0411

    Abstract: A method of operating a storage controller is provided. The method includes receiving first host data traffic from a host, for storage in a first partition within a storage system, the first host data traffic formatted for storage in a first type of data storage, and translating the first host data traffic into storage data, the storage data formatted for storage in a second type of data storage. The method further includes storing the storage data in the first partition, receiving a read request from the host through the host interface, and retrieving some or all of the storage data from the first partition. The method also includes formatting the some or all of the storage data into a format compatible with the first host data traffic, and transferring the formatted data to the host in a configuration corresponding to the first type of data storage.

    Abstract translation: 提供了一种操作存储控制器的方法。 该方法包括：从主机接收第一主机数据业务，存储在存储系统内的第一分区中，将第一主机数据流量格式化以存储在第一类型的数据存储器中，以及将第一主机数据流量转换为存储数据， 存储数据被格式化以存储在第二类型的数据存储中。 所述方法还包括将所述存储数据存储在所述第一分区中，通过所述主机接口从所述主机接收读取请求，以及从所述第一分区检索所述存储数据中的一些或全部。 该方法还包括将一些或所有存储数据格式化为与第一主机数据业务兼容的格式，并且以与第一类型的数据存储相对应的配置将格式化的数据传送到主机。

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